KR100349957B1 - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR100349957B1
KR100349957B1 KR1019980058330A KR19980058330A KR100349957B1 KR 100349957 B1 KR100349957 B1 KR 100349957B1 KR 1019980058330 A KR1019980058330 A KR 1019980058330A KR 19980058330 A KR19980058330 A KR 19980058330A KR 100349957 B1 KR100349957 B1 KR 100349957B1
Authority
KR
South Korea
Prior art keywords
chip
wiring
electrodes
chip electrodes
semiconductor chip
Prior art date
Application number
KR1019980058330A
Other languages
English (en)
Other versions
KR19990063444A (ko
Inventor
슈이찌 마쓰다
Original Assignee
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛뽕덴끼 가부시끼가이샤 filed Critical 닛뽕덴끼 가부시끼가이샤
Publication of KR19990063444A publication Critical patent/KR19990063444A/ko
Application granted granted Critical
Publication of KR100349957B1 publication Critical patent/KR100349957B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 TAB (tape automated bonding) 테이프가 설치된 반도체 장치에 관한 것이다. 이 TAB 테이프의 일 면상에는 소정 패턴의 배선이 형성되며, 이 TAB 테이프의 다른 표면상에는 2 개이상의 칩 전극을 갖는 반도체 칩이 배치된다. 배선 및 칩 전극들은 이 배선의 쓰루홀 (through-hole) 내에 이 칩 전극들과 대향하도록 형성된 범프 (bump) 들을 통해 전기적으로 상호 접속된다. 이로써, 칩 전극과 범프 사이의 불량접속을 방지할 수 있게 된다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 배선 기판상의 배선과 칩 전극 사이의 어떠한 불량접속도 방지할 수 있는 반도체 장치에 관한 것이다.
최근, 크기를 거의 반도체 칩의 크기로 감소시킨 칩 사이즈 패키지 (chip size package) (이하, CSP 라 함) 라 불리는 반도체 장치가 알려져 있다.
종래의 CSP 들은 반도체 칩을 탑재하기 위한 개재물 (interposer) 의 종류에 따라서 다수의 그룹으로 분류될 수 있다. 이러한 개재물의 예로는 필름 캐리어 (film carrier) 가 있다.
그러나, 필름 캐리어 상의 배선 및 반도체 칩 상의 칩 전극이 열 압착에 의해 상호 접속되는 경우, 생길 수 있는 응력에 의해 그 접속부가 분리되어, 접속부가 전기적으로 개방되게 된다.
본 명세서의 첨부 도면인 도 7 은, 종래의 일반적인 형태의 CSP를 나타낸 사시도이다.
도 7 에 나타낸 바와 같이, 반도체 칩 (1) 은 필름 캐리어인 TAB 테이프(2) 상에 배치되어 있으며, TAB 테이프 (2) 와 실질적으로 크기가 동일하다.
반도체 칩 (1) 의 알루미늄 (Al) 칩 전극 (미도시) 은 TAB 테이프 (2) 의 쓰루홀내의 미도시의 범프들을 통해 범프 (9) 와 전기 접속되어 있다. 전체 반도체 칩 (1) 은 에폭시 수지와 같은 봉지수지 (8) 에 의해 봉지되어 있다.
도 8 은 도 7 의 선 VⅢ-VⅢ 을 따라 취한 부분적인 확대 단면도이다.
도 8 에서, TAB 테이프 (2) 는 기부 (base) 가 될 폴리이미드 테이프 (2b) 및 이 폴리이미드 테이프 (2b) 상에 형성된 구리 포일 (copper foil) 의 배선 (2a) 으로 구성되어 있으며, 반도체 칩 (1) 을 지지하는 필름 캐리어 (배선기판) 로서 기능한다.
배선 (2a) 은 폴리이미드 테이프 (2b) 의 쓰루홀내에 구리를 증착시킴으로써 폴리이미드 테이프 (2b) 상에 소정 패턴의 배선으로 미리 형성된다. 또한, 각 범프 (6) 의 노출된 표면에는, 니켈 (Ni) 또는 금 (Au) 으로 된 또 다른 범프 (5) 가 도금에 의해 형성된다.
칩 전극 (4) 들은 반도체 칩 (1) 내의 배선층 (3) 과 전기접속되어 있으며, 그 표면은 칩 전극 (4) 들이 노출되게 칩 커버막 (12) 으로 덮여 있다.
이렇게 제조된 막 캐리어는 반도체 패키지의 조립시에 다음과 같이 사용된다.
먼저, 범프 (5) 들이 칩 전극 (4) 들과 대향되게 정렬된 상태에서, 본딩 기구를 이용하여 열 또는 초음파 하에서 배선 (2a) 들이 범프 (6) 에 압착된다. 그 결과, 각각의 범프 (5) 가 변형되어 접촉면에서 금-알루미늄 (Au·Al) 합금을형성하게 되어, 범프 (5) 와 대응 칩 전극 (4) 이 서로 열압착되게 된다. 그 후, 반도체 칩 (1) 및 칩 커버막 (12) 이 접착제 (11) 에 의해 서로 접착되되어, 반도체 패키지가 완성되게 된다. 한편, 부식방지를 위해 땜납 레지스트 (10) 가 노출된 배선 (2a) 의 표면에 도포되게 된다.
그러나, 이러한 종래의 기술에 따르면, 범프 (5) 와 칩 전극 (4) 이 열압착에 의해 상호접속된 후, 일어날 수 있는 TAB 테이프 (2) 의 응력으로 인해 그 접속부가 분리되게 되는 경우가 있으며, 그 결과, 그 분리된 접속부가 반도체 패키지의 조립후의 검사동안에 불량접속으로 발견되게 된다.
상술한 문제점들을 고려하여, 본 발명은 칩 전극과 범프 사이의 어떠한 접속불량도 없는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 장치의 부분 평면도.
도 2 (a) 및 도 2 (b) 는 도 1 의 선 Ⅱ-Ⅱ 을 따라 취한 부분 단면도.
도 3 은 도 1 의 구성을 채용한 반도체 패키지를 나타낸 부분 단면도.
도 4 는 본 발명의 제 2 실시형태에 따른 반도체 장치를 나타낸 부분 평면도.
도 5 는 본 발명의 제 3 실시형태에 따른 반도체 장치를 나타낸 부분 평면도.
도 6 은 본 발명의 제 4 실시형태에 따른 반도체 장치를 나타낸 부분 단면도.
도 7 은 종래의 일반적인 형태의 CSP (chip size package) 를 나타낸 사시도.
도 8 은 도 7 의 VⅢ-VⅢ 을 따라 취한 부분 확대 단면도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 칩 2 : TAB 테이프
2a : 배선 (bump) 2b : 폴리이미드 (polyimide) 테이프
2c : 범프 3 : 배선층
4 : 칩 전극 5, 6, 9 : 범프 (bump)
7 : 본딩 기구 (bonding tool) 8 : 봉지 수지
10 : 땜납 레지스트 11 : 접착제
12 : 칩 커버막
본 발명의 제 1 양태에 따르면, 상기 목적은, 일면상에 소정 패턴의 배선이 형성된 배선기판, 상기 배선기판의 다른 면에 배치되며, 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩을 구비하되, 상기 배선기판은 복수개의 쓰루홀을 가지며, 상기 쓰루홀내에 상기 칩 전극들과 각각 대향되게 형성되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비한 반도체 장치에 의해 달성된다.
본 발명의 제 2 양태에 따르면, 상기 목적은, 다른 방법으로, 일면상에 소정 패턴의 배선이 형성된 배선기판, 상기 배선기판의 다른 면에 배치되며 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩 및 상기 배선상에 상기 칩 전극들과 각각 대향되게 배치되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비한 반도체 장치에 의해서 달성된다.
본 발명의 제 3 양태에 따르면, 상기 목적은, 또 다른 방법으로, 일면상에 소정 패턴의 배선을 갖는 TAB (tape automated bonding) 테이프, 상기 TAB 테이프의 다른 면에 배치되며 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩을 구비하되, 상기 TAB 테이프는 복수개의 쓰루홀을 가지며, 상기 쓰루홀내에 상기 칩 전극들과 각각 대향되게 형성되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비한 반도체 장치에 의해서 달성된다.
본 발명의 제 4 양태에 따르면, 상기 목적은, 또 다른 방법으로, 일면상에 소정 패턴의 배선을 갖는 TAB 테이프, 상기 TAB 테이프의 다른 면에 배치되며, 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩 및 상기 배선상에 상기 칩 전극들과 각각 대향되게 배치되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비한 반도체 장치에 의하여 달성된다.
본 발명의 제 1 내지 제 4 양태중의 어느 한 반도체 장치에 있어서, 바람직한 유형에서는, 칩 전극들이 반도체 칩의 가장자리로부터 그 내측을 향하도록 배열된다.
또 다른 바람직한 유형에서는, 칩 전극들이 반도체 칩의 가장자리와 평행하게 배열되며 배선은 하나 이상의 위치에서 절곡된다.
또 다른 바람직한 유형에서는, 칩 전극들이 반도체 칩의 가장자리에 평행하게 배열되며, 배선의 단부 폭은 칩 전극들 사이의 전극간 거리보다 더 크다.
또 다른 바람직한 유형에서는, 칩 전극들이 반도체 칩의 신호단자, 전원단자 및 접지단자 중에서 선택된 한 종류 이상의 단자를 구비한다.
본 발명에 따른 반도체 장치의 구성에 있어서, 장치는 공통배선층에 대해 2 개조 이상의 칩 전극과 범프를 갖고 있어, 한 지점의 접속부가 분리되는 경우에도 나머지 접속부들이 분리되지 않고 유지되게 된다. 따라서, 본 발명의 반도체 패키지는 어떠한 접속불량도 없게 된다.
본 발명에 대한 상기 목적 및 그 외의 목적, 장점 및 특징들은 첨부된 도면들을 참조하여 설명된 다음의 설명으로부터 명백해 질 것이다.
본 발명의 원리들은, 반도체 장치에 적용되는 경우에 특히 유용하며, 이하, 이의 여러 가지 바람직한 실시형태들에 대해 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 장치의 부분 평면도이다.
도 1 에서, 도 8 의 구성요소와 유사한 구성요소 또는 부품에 대해 동일한 참조부호로써 지칭한다. 반도체 칩 (1) 이 필름 캐리어인 TAB 테이프 (2) 상에 배치되며, TAB 테이프 (2) 의 크기와 실질적으로 동일한 크기를 갖는다. 그 반도체 칩 (1) 의 공통배선층 (3) 에 알루미늄 (Al) 으로 된 2 개의 칩 전극 (4) 이 접속된다.
이 반도체 칩 (1) 의 각 칩 전극 (4) 들은 각기 TAB 테이프 (2) 상의 공통배선 (2a) 과 전기접속되며, 배선 (2a) 의 일단에는 패드 (2c) 가 형성되어, 범프가 접착되게 된다. 배선 (2a) 은 TAB 테이프 (2) 상에 구리로 소정 패턴으로 형성된다.
이하, 도 2 (a) 및 도 2 (b) 를 참조하여, 제 1 실시형태의 반도체 장치의 제조공정에 대해 설명한다.
도 2 (a) 및 도 2 (b) 은 도 1 의 선 Ⅱ-Ⅱ 을 따라 취한 단면도로서, 도 1 의 반도체 장치의 제조공정을 나타낸다.
먼저, 도 2 (a) 에서, 필름 캐리어로 기능하는 TAB 테이프 (2) 는, 기부가 될 폴리이미드 테이프 (2b) 및 이 폴리이미드 테이프 (2b) 상에 형성된 구리 포일의 배선 (2a) 으로 구성된다. 그 후, 범프 (5) 들이 칩 전극 (4) 들과 정렬된 상태에서, 배선 (2a) 들이 2 개의 본딩 기구에 의해 열 또는 초음파 하에서 범프 (6) 에 압착된다. 그 결과, 반도체 칩 (1) 이 TAB 테이프 (2) 상에 탑재되게 된다.
도 2 (b) 에 나타낸 바와 같이, 본딩 기구 (7) 의 압력으로 각 범프 (5) 가 변형되어, 접촉표면에서 금-알루미늄 (Au·Al) 합금이 형성되며, 그 결과, 2 개의 범프 (5) 및 칩 전극들이 열에 의해 서로 압착되게 된다.
더욱 강한 접합 강도를 얻기 위해, 3 개이상의 전극 (4) 들이 각 조의 범프 (5 및 6) 에 대응되어 형성될 수도 있다.
도 3 은 도 1 의 구성을 채용한 반도체 패키지를 나타낸 부분 단면도이다.
도 3 에서, 배선 (2a) 은 각 조의 범프 (5 및 6) 를 통해 2 개 지점에서 각각의 칩 전극 (4) 에 접속된다. 배선 (2a) 의 일단에는, 패드 (2c) 가 형성되며, 이 패드 (2c) 에는 패키지 기판과의 접속을 위한 큰 범프가 탑재된다.
도 4 및 도 5 는 본 발명의 제 2 및 제 3 실시형태를 나타낸 부분 평면도이다.
도 4 및 도 5 에서, 도 3 에서와 유사한 구성요소 또는 부품에 대해서는 동일한 참조부호로써 지칭한다. 제 2 및 제 3 실시형태에서, 동일 배선층 (3) 에 접속된 2 개의 칩 전극 (4) 이 반도체 칩 (1) 의 가장자리와 평행하게 배열된다.
도 4 의 제 2 실시형태에서, 타단부에서 구부려진 (90 도) 배선 (2a) 이 2 개의 칩 전극 (4) 에 접속되어 있다. 도 5 의 제 3 실시형태에서는, 배선 (2a) 의 단부 폭은 2 개의 칩 전극 (4) 들의 간격보다 더 크다. 물론, 이들의 경우, 배선 (2a) 및 칩 전극 (4) 들은 범프들 (미도시) 에 의해 상호접속되어 있다.
또한, 본 발명은 반도체 칩 (1) 의 전원단자 (VCC), 접지단자 (GND), 신호단자와 같은 어떠한 단자에도 응용될 수 있다. 만약 접지단자에 응용되는 경우, 다음의 결과를 얻을 수 있다.
즉, 일반적으로, 반도체 칩에는 복수개의 전원단자 및 복수개의 접지단자가 구비되므로, 하나의 접속부에서 접속불량이 발생되더라도, 다른 접속부가 닫힌 상태로 있어, 그 본래의 기능을 완수할 수 있게 된다. 그러나, 사용자의 제품검사시에 하나의 접속부에서 접속불량이 발견되는 경우에는, 제조자의 기술수준 및 기술력을 의심받게 된다. 이러한 위험은 적어도 전원단자 및 접지단자만에 대해서라도 본 발명을 응용함으로써 방지될 수 있게 된다. 단지, 단점으로서, 칩 전극들이 차지하는 면적이 증대하게 되더라도, 본 발명이 전원단자 및 접지단자에만 적용되는 한, 있을 수 있는 영향은 무시할 수 있을 정도로 작다. 또한, 확실한 접속을 실현할 수 있게 되므로, 칩 전극들이 점유하는 면적이 증대될 다소의 위험이 있더라도, 본 발명을 전원단자 및 접지단자에 응용할 가치가 있다.
상술한 실시형태들에서는, 범프 (5) 들이 반도체 칩 (1) 의 후면상에 배치된다. 다른 방법으로는, 도 6 에 나타낸 바와 같이 배선 (2a) 과 범프 (5) 가 서로 대향되게 배치될 수도 있다.
본 발명의 반도체 장치에 따르면, 배선기판상의 배선은 반도체 칩의 공통배선층에 접속된 2 개이상의 칩 전극들과 접속되므로, 하나의 접속부가 분리되는 경우에도, 다른 접속부들이 결합된 상태로 유지되게 된다. 따라서, 본 발명의 반도체 장치는, 전체적으로 어떠한 접속불량이 없게 된다.
따라서, 본 발명은 상술한 실시형태들에 한정되지 않으며, 본 발명의 정신 및 범주를 벗어나지 않고 변형 및 수정될 수도 있음은 명백하다.
마지막으로, 본 출원은 1997년 12월 26일자로 출원된 일본 특개평 제 9-359478 호에 대해 우선권 주장을 하며, 여기에 참조된다.

Claims (20)

  1. 일면상에 소정 패턴의 배선이 형성되며 복수개의 쓰루홀을 가지는 배선기판;
    상기 배선기판의 다른 면에 배치되며, 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩; 및
    상기 쓰루홀내에 상기 칩 전극들과 각각 대향되게 형성되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리로부터 그 내측방향으로 배열된 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선은 하나 이상의 위치에서 절곡된 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선의 단부 폭은 상기 칩 전극들 사이의 전극간의 거리보다 더 큰 것을 특징으로하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 신호단자, 전원단자 및 접지단자들 중에서 선택된 한 종류 이상의 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 일면상에 소정 패턴의 배선이 형성된 배선기판;
    상기 배선기판의 다른 면에 배치되며, 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩; 및
    상기 배선상에 상기 칩 전극들과 각각 대향되게 배치되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리로부터 그 내측방향으로 배열된 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선은 하나 이상의 위치에서 절곡된 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선의 단부 폭은 상기 칩 전극들 사이의 전극간의 거리보다 더 큰 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 신호단자, 전원단자 및 접지단자들 중에서 선택된 한 종류 이상의 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 일면상에 소정 패턴의 배선과 복수개의 쓰루홀을 가지는 TAB (tape automated bonding) 테이프;
    상기 TAB 테이프의 다른 면에 배치되며, 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩; 및
    상기 쓰루홀내에 상기 칩 전극들과 각각 대향되게 형성되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리로부터 그 내측방향으로 배열된 것을 특징으로 하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선은 하나 이상의 위치에서 절곡된 것을 특징으로 하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선의 단부 폭은 상기 칩 전극들 사이의 전극간의 거리보다 더 큰 것을 특징으로 하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 신호단자, 전원단자 및 접지단자들 중에서 선택된 한 종류 이상의 단자를 구비하는 것을 특징으로 하는 반도체 장치.
  16. 일면상에 소정 패턴의 배선을 갖는 TAB 테이프;
    상기 TAB 테이프의 다른 면에 배치되며, 공통배선층에 2 개이상의 칩 전극을 갖는 반도체 칩; 및
    상기 배선상에 상기 칩 전극들과 각각 대향되게 배치되어, 상기 배선과 상기 칩 전극들을 전기접속시키는 복수개의 범프를 구비하는 것을 특징으로 하는반도체 장치.
  17. 제 16 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리로부터 그 내측방향으로 배열된 것을 특징으로 하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선은 하나 이상의 위치에서 절곡된 것을 특징으로 하는 반도체 장치.
  19. 제 16 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 가장자리와 평행하게 배열되며, 상기 배선의 단부 폭은 상기 칩 전극들 사이의 전극간의 거리보다 더 큰 것을 특징으로 하는 반도체 장치.
  20. 제 16 항에 있어서,
    상기 칩 전극들은 상기 반도체 칩의 신호단자, 전원단자 및 접지단자들 중에서 선택된 한 종류 이상의 단자를 구비하는 것을 특징으로 하는 반도체 장치.
KR1019980058330A 1997-12-26 1998-12-24 반도체장치 KR100349957B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-359478 1997-12-26
JP9359478A JP3065010B2 (ja) 1997-12-26 1997-12-26 半導体装置

Publications (2)

Publication Number Publication Date
KR19990063444A KR19990063444A (ko) 1999-07-26
KR100349957B1 true KR100349957B1 (ko) 2002-11-18

Family

ID=18464710

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980058330A KR100349957B1 (ko) 1997-12-26 1998-12-24 반도체장치

Country Status (6)

Country Link
US (1) US6794750B2 (ko)
EP (1) EP0928028A3 (ko)
JP (1) JP3065010B2 (ko)
KR (1) KR100349957B1 (ko)
CN (1) CN1225509A (ko)
TW (1) TW396467B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
JP3597754B2 (ja) 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7253510B2 (en) 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
KR100510518B1 (ko) * 2003-01-30 2005-08-26 삼성전자주식회사 반도체 장치 및 반도체 장치의 패키지 방법
KR100541649B1 (ko) * 2003-09-03 2006-01-11 삼성전자주식회사 테이프 배선 기판과 그를 이용한 반도체 칩 패키지
KR100608364B1 (ko) * 2004-04-29 2006-08-08 주식회사 하이닉스반도체 반도체 칩 패키지
KR100805289B1 (ko) * 2005-08-22 2008-02-20 세이코 엡슨 가부시키가이샤 전기 영동 장치 및 전자 기기
TWM524553U (zh) * 2016-03-21 2016-06-21 Team Expert Man Consulting Service Ltd 半導體封裝結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970063590A (ko) * 1996-02-17 1997-09-12 김광호 탭 테이프를 적용한 칩 스케일 패키지

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5399898A (en) * 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH0563029A (ja) * 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子
US5548091A (en) * 1993-10-26 1996-08-20 Tessera, Inc. Semiconductor chip connection components with adhesives and methods for bonding to the chip
JP2833996B2 (ja) * 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
US5635761A (en) * 1994-12-14 1997-06-03 International Business Machines, Inc. Internal resistor termination in multi-chip module environments
JPH08236586A (ja) * 1994-12-29 1996-09-13 Nitto Denko Corp 半導体装置及びその製造方法
US5707894A (en) * 1995-10-27 1998-01-13 United Microelectronics Corporation Bonding pad structure and method thereof
US5844317A (en) * 1995-12-21 1998-12-01 International Business Machines Corporation Consolidated chip design for wire bond and flip-chip package technologies
US5686764A (en) * 1996-03-20 1997-11-11 Lsi Logic Corporation Flip chip package with reduced number of package layers
US5925930A (en) * 1996-05-21 1999-07-20 Micron Technology, Inc. IC contacts with palladium layer and flexible conductive epoxy bumps
US5952726A (en) * 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6064114A (en) * 1997-12-01 2000-05-16 Motorola, Inc. Semiconductor device having a sub-chip-scale package structure and method for forming same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970063590A (ko) * 1996-02-17 1997-09-12 김광호 탭 테이프를 적용한 칩 스케일 패키지

Also Published As

Publication number Publication date
US20020000654A1 (en) 2002-01-03
CN1225509A (zh) 1999-08-11
US6794750B2 (en) 2004-09-21
EP0928028A3 (en) 2000-06-28
KR19990063444A (ko) 1999-07-26
EP0928028A2 (en) 1999-07-07
JP3065010B2 (ja) 2000-07-12
TW396467B (en) 2000-07-01
JPH11191574A (ja) 1999-07-13

Similar Documents

Publication Publication Date Title
US5892271A (en) Semiconductor device
JP2825083B2 (ja) 半導体素子の実装構造
US4618739A (en) Plastic chip carrier package
US6700208B1 (en) Surface mounting substrate having bonding pads in staggered arrangement
KR100326822B1 (ko) 감소된 두께를 갖는 반도체 장치 및 그의 제조 방법
JP2002110898A (ja) 半導体装置
JPH05152375A (ja) フイルムキヤリア半導体装置及びその製造方法
KR100349957B1 (ko) 반도체장치
JPH0831868A (ja) Ｂｇａ型半導体装置
KR20010011310A (ko) 적층 패키지의 제조 방법
JP2001177005A (ja) 半導体装置及びその製造方法
JP2949969B2 (ja) フィルムキャリア半導体装置
KR100536886B1 (ko) 칩 스케일 패키지 및 그 제조방법
KR100592785B1 (ko) 칩 스케일 패키지를 적층한 적층 패키지
KR19980025889A (ko) 중합체층이 개재된 반도체 칩과 기판 간의 범프 접속 구조
JP4010615B2 (ja) 半導体装置
KR20020028473A (ko) 적층 패키지
US20050118791A1 (en) Method of manufacturing semiconductor device and system of manufacturing semiconductor device
WO1998048449A2 (en) Flip chip and chip scale package
JP2970085B2 (ja) 半導体装置
JP3745106B2 (ja) 半導体装置およびその製造方法
KR100791575B1 (ko) 테이프캐리어형 반도체 장치
JP3088391B2 (ja) 半導体装置
KR20010061888A (ko) 와이어 본딩 칩 스케일 패키지
JPH10300783A (ja) コンタクトプローブおよびそれを備えたプローブ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee