KR20010061888A - 와이어 본딩 칩 스케일 패키지 - Google Patents
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- 229910000679 solder Inorganic materials 0.000 claims abstract description 38
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000004642 Polyimide Substances 0.000 claims abstract description 23
- 229920001721 polyimide Polymers 0.000 claims abstract description 23
- 239000011347 resin Substances 0.000 claims abstract description 21
- 229920005989 resin Polymers 0.000 claims abstract description 21
- 229920001971 elastomer Polymers 0.000 claims abstract description 19
- 239000000806 elastomer Substances 0.000 claims abstract description 19
- 238000007789 sealing Methods 0.000 claims abstract description 13
- 229910052802 copper Inorganic materials 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 20
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 238000000465 moulding Methods 0.000 claims description 6
- 238000005538 encapsulation Methods 0.000 claims description 4
- MPTQRFCYZCXJFQ-UHFFFAOYSA-L copper(II) chloride dihydrate Chemical compound O.O.[Cl-].[Cl-].[Cu+2] MPTQRFCYZCXJFQ-UHFFFAOYSA-L 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 23
- 238000005516 engineering process Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 와이어 본딩 칩 스케일 패키지(WB-CSP)에 관한 것으로, 수지 봉합부의 높이를 최소화하면서 와이어 본딩 신뢰성을 확보하기 위해서, (A) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과; (B) 상기 전극 패드 주위의 활성면에 소정의 높이로 형성되는 탄성 중합체와; (C) 상기 탄성 중합체의 상부면에 부착되는 테이프 배선기판으로, 상기 전극 패드가 노출될 수 있도록 윈도우가 형성되고, 상기 윈도우 양쪽에 접속 구멍이 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 하부면에 형성되어 상기 탄성 중합체에 부착되는 구리 배선층으로, 상기 윈도우 상에 노출된 접속 패드와, 상기 접속 패드와 각기 연결되어 상기 접속 구멍에 노출되는 솔더 범프 패드로 구성된 구리 배선층을 포함하는 테이프 배선기판과; (D) 상기 반도체 칩의 전극 패드와 상기 접속 패드를 연결하는 본딩 와이어와; (E) 상기 반도체 칩의 외곽과 상기 윈도우 안의 상기 전극 패드와 본딩 와이어를 성형수지로 봉합하여 형성한 수지 봉합부; 및 (F) 상기 솔더 범프 패드에 각기 형성된 솔더 범프;를 포함하며, 상기 본딩 와이어는 상기 테이프 배선기판보다는 아래에 형성되는 것을 특징으로 와이어 본딩 칩 스케일 패키지(WB-CSP)를 제공한다.
Description
본 발명은 칩 스케일 패키지에 관한 것으로, 더욱 상세하게는 와이어 본딩칩 스케일 패키지(Wire Bonding Chip Scale Package; WB-CSP)에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 칩 스케일 패키지(Chip Scale Package; CSP)이다.
칩 스케일 패키지는 반도체 칩 크기 수준으로 제조되는 패키지로서, 최근 몇 년 사이에 미국, 일본, 한국 등의 수십개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 특히, 칩 스케일 패키지 중에서 와이어 본딩 기술을 적용한 와이어 본딩 칩 스케일 패키지(WB-CSP)가 있다. 와이어 본딩 칩 스케일 패키지(WB-CSP)는 테이프 배선기판을 이용한 칩 스케일 패키지이지만, 반도체 칩 크기의 축소에 따른 전극 패드의 파인 피치(fine pitch) 및 2열 구조, 고 신뢰성(high reliability) 확보를 위해서 와이어 본딩 기술을 적용한 것이다.
도 1은 종래기술에 따른 전형적인 와이어 본딩 칩 스케일 패키지(WB-CSP)(100)가 도시되어 있다. 도 1을 참조하면, 폴리이미드 테이프(21; polyimide tape)의 상부면에 형성된 구리 배선층(23; Cu trace layer)이 테이프 배선기판(20)을 구성하며, 탄성중합체(30; elastomer)가 테이프 배선기판(20)의 폴리이미드 테이프(21)와 반도체 칩(10) 사이에 개재된다. 테이프 배선기판(20)의 윈도우(27; window) 상에 노출된 구리 배선층의 접속 패드(25)와 반도체 칩의 전극 패드(12)는본딩 와이어(60)에 의해 전기적 접속을 이룬다. 솔더 범프(40; solder bump)가 접속되는 구리 배선층의 솔더 범프 패드(24)를 제외한 구리 배선층(23)의 전면에 포토솔더레지스트(22; Photo Solder Resist; PSR)층이 형성되어 있다. 반도체 칩의 전극 패드(12)와 본딩 와이어(60)에 의해 연결된 접속 패드(25) 부분과 반도체 칩(10)의 외곽은 성형수지로 봉합하여 수지 봉합부(50)를 형성한다. 솔더 범프(40) 및 본딩 와이어(60)의 구리 배선층(23)에 대한 양호한 접합성을 위하여 솔더 범프 패드(24)와 접속 패드(25) 상에 금 도금막(28)이 형성된다.
한편, 반도체 칩(10)은 활성면의 중심선을 따라서 전극 패드(12)가 형성된 센터 패드(center pad)형 반도체 칩이며, 테이프 배선기판의 윈도우(27)는 전극 패드(12)와 접속 패드(25)가 접속할 수 있도록 전극 패드(12)가 형성된 부분을 따라서 긴 구멍으로 형성된다.
이와 같은 구조를 갖는 와이어 본딩 칩 스케일 패키지(WB-CSP)(100)에 있어서, 탄성중합체(30)와 폴리이미드 테이프(21) 상의 접속 패드(25)에 본딩 와이어(60)가 스티치 본딩(stitch bonding)되기 때문에, 스티치 본딩 신뢰성이 떨어진다. 즉, 스티치 본딩은 접속 패드(25)에 소정의 힘으로 본딩 와이어(60)의 선단을 찍어서 연결하는 본딩 방법으로, 탄성중합체(30)와 폴리이미드 테이프(21)는 탄성을 갖기 때문에, 접속 패드(25)를 찍는 힘에 대향한 반발력에 의해 접속 패드(25)에 본딩된 본딩 와이어(60)의 본딩 신뢰성을 떨어뜨린다.
그리고, 솔더 범프 패드(24)에 솔더 범프(40)용 솔더 볼을 올릴 수 있도록, 본딩 와이어(60)의 높이를 최대한 낮게 유지해야 하고, 더불어 수지 봉합부(50)의높이 또한 최대한 낮게 유지해야 한다. 하지만, 본딩 와이어(60)는 PSR층(22)에서 노출된 접속 패드(25)에 접속되기 때문에, 본딩 와이어(60)의 최상단이 테이프 배선기판(20)의 상부면 즉, PSR층(22) 보다는 높게 형성된다. 따라서, 본딩 와이어(60)의 높이와 더불어 수지 봉합부(50)의 높이의 조절이 실패할 경우에, 솔더 범프 패드(24)에 솔더 범프(40)용 솔더 볼을 올리지 못하는 불량이 발생될 수 있다. 특히, 수지 봉합부를 형성하는 액상의 성형수지가 솔더 범프 패드를 덮을 경우, 솔더 범프 패드에 솔더 범프를 전기적으로 접속시키는 것이 불가능하다.
따라서, 본 발명의 목적은 수지 봉합부의 높이를 최소화하여, 솔더 범프 형성에 따른 문제점을 해결하는 데 있다.
본 발명의 다른 목적은 접속 패드와 본딩 와이어 사이의 양호한 접속성을 확보하는 데 있다.
도 1은 종래기술에 따른 와이어 본딩 칩 스케일 패키지(WB-CSP)를 보여주는 단면도,
도 2는 본 발명에 따른 와이어 본딩 칩 스케일 패키지(WB-CSP)를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10, 110 : 반도체 칩 20, 120 : 테이프 배선기판
21, 121 : 폴리이미드 테이프 22 : 포토솔더레지스트(PSR)층
23, 123 : 구리 배선층 24, 124 : 솔더 범프 패드
25, 125 : 접속 패드 27, 127 : 윈도우
30, 130 : 탄성중합체 40, 140 : 솔더 범프
50, 150 : 수지 봉합부 60, 160 : 본딩 와이어
100, 200 : 와이어 본딩 칩 스케일 패키지(WB-CSP)
상기 목적을 달성하기 위하여, 본 발명은 (A) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과; (B) 상기 전극 패드 주위의 활성면에 소정의 높이로 형성되는 탄성 중합체와; (C) 상기 탄성 중합체의 상부면에 부착되는 테이프 배선기판으로, 상기 전극 패드가 노출될 수 있도록 윈도우가 형성되고, 상기 윈도우 양쪽에 접속 구멍이 형성된 폴리이미드 테이프와, 상기 폴리이미드 테이프의 하부면에 형성되어 상기 탄성 중합체에 부착되는 구리 배선층으로, 상기 윈도우 상에 노출된 접속 패드와, 상기 접속 패드와 각기 연결되어 상기 접속 구멍에 노출되는솔더 범프 패드로 구성된 구리 배선층을 포함하는 테이프 배선기판과; (D) 상기 반도체 칩의 전극 패드와 상기 접속 패드를 연결하는 본딩 와이어와; (E) 상기 반도체 칩의 외곽과 상기 윈도우 안의 상기 전극 패드와 본딩 와이어를 성형수지로 봉합하여 형성한 수지 봉합부; 및 (F) 상기 솔더 범프 패드에 각기 형성된 솔더 범프;를 포함하며, 상기 본딩 와이어는 상기 테이프 배선기판보다는 아래에 형성되는 것을 특징으로 와이어 본딩 칩 스케일 패키지(WB-CSP)를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 와이어 본딩 칩 스케일 패키지(WB-CSP)(200)를 보여주는 단면도이다. 도 1에 도시된 와이어 본딩 칩 스케일 패키지(WB-CSP)(100)와 도 2의 와이어 본딩 칩 스케일 패키지(WB-CSP)(100)의 차이는, 기존의 와이어 본딩 칩 스케일 패키지(WB-CSP)(100)는 반도체 칩(10)-탄성중합체(30)-폴리이미드 테이프(21)-구리 배선층(23) 구조를 갖는 데 반하여 본 발명에 따른 와이어 본딩 칩 스케일 패키지(WB-CSP)(200)는 반도체 칩(110)-탄성중합체(130)-구리 배선층(123)-폴리이미드 테이프(121) 구조로 되어 있다는 점이다. 특히, 본딩 와이어(160)가 폴리이미드 테이프(121) 안에 형성될 수 있도록 하기 위해서 즉, 수지 봉합부(150)의 높이를 낮추기 위해서, 윈도우(127) 상에 구리 배선층(123)의 접속 패드(125)가 노출될 수 있도록 구리 배선층(123)과 폴리이미드 테이프(121)는 단층 구조를 갖는 점에 있다.
본 발명에 따른 와이어 본딩 칩 스케일 패키지(WB-CSP)(200)의 구조에 대해서 좀더 상세히 설명하면, 반도체 칩(110)은 활성면의 중심 부분을 따라서 전극 패드(112)가 형성된 센터 패드형 반도체 칩으로, 전극 패드(112) 주위의 활성면에 소정의 높이로 탄성 중합체(130)가 형성되고, 탄성 중합체(130)의 상부면에 테이프 배선기판(120)이 부착된다.
테이프 배선기판(120)은 폴리이미드 테이프(121)와, 폴리이미드 테이프(121)의 하부면에 사진석판술에 의해 형성된 구리 배선층(123)으로 구성된다. 즉, 폴리이미드 테이프(121)의 하부면에 구리박막(Cu foil)을 부착한 상태에서 구리박막을 사진석판술을 이용하여 패터닝하여 접속 패드(125)를 포함한 구리 배선층(123)을 형성한다. 폴리이미드 테이프(121)의 중심 부분에는 접속 패드(125)가 노출될 수 있도록 윈도우(127)를 형성한다. 테이프 배선기판의 윈도우(127)는 전극 패드(112)와 접속 패드(125)가 접속할 수 있도록 전극 패드(112)들이 형성된 부분을 따라서 긴 구멍으로 형성된다. 구리 배선층(123)의 일 부분 즉 솔더 범프(140)가 형성될 원판 형상의 솔더 범프 패드(124)가 노출될 수 있도록 폴리이미드 테이프(121)를 관통하여 접속 구멍(129)을 형성한다. 그리고, 본딩 와이어(160)와, 솔더 범프(140)와 구리 배선층(123) 사이의 접합 신뢰성을 확보하기 위해서, 솔더 범프 패드(124)와 접속 패드(125)의 상부면에는 금 도금층(128)이 형성되어 있다.
반도체 칩(110)의 전극 패드(112)와 그에 대응되는 접속 패드(125)들이 본딩 와이어(160)에 의해 연결되며, 본딩 와이어(160)로 연결된 부분 즉, 윈도우(127) 안의 전극 패드(112)와 본딩 와이어(160)는 액상의 성형 수지에 의해 봉합되어 수지 봉합부(150)로 형성된다. 물론, 반도체 칩(110)의 외곽 부분 또한 액상의 성형수지에 의해 봉합되어 수지 봉합부(150)로 형성된다.
이때, 본딩 와이어(160)는 전극 패드(112)에서 볼 본딩(ball bonding)에 의해 접속되고, 접속 패드(125)에서 스티치 본딩에 의해 접속된다. 이때, 폴리이미드 테이프(121)를 약 125㎛ 두께로 형성될 뿐만 아니라, 접속 패드(125)가 폴리이미드 테이프(121) 아래에 배치되고 윈도우(127) 상으로 돌출되어 있기 때문에, 본딩 와이어(160)가 폴리이미드 테이프(121) 아래 즉 윈도우(127) 안에 위치할 수 있도록 와이어 본딩 공정을 진행할 수 있다. 더불어 윈도우(127)를 봉합하는 수지 봉합부(150)의 높이 또한 도 1에 도시된 수지 봉합부(50)에 비하여 높이를 낮출 수 있기 때문에, 솔더 볼을 올리는 공정을 용이하게 진행할 수 있다.
그리고, 솔더 범프(140)가 솔더 범프 패드(124)에 각기 형성된다. 즉, 솔더 범프 패드(124)에 플럭스(flux)를 도포한 후 구형의 솔더 볼을 올린 다음, 리플로우(reflow)시켜 솔더 범프(140)를 형성한다. 솔더 범프 대신에 니켈 또는 금 범프가 형성될 수도 있다.
한편, 본 발명은 본 발명의 기술적 사상으로부터 일탈하는 일없이, 다른 여러 가지 형태로 실시할 수 있다. 그 때문에, 전술한 실시예는 모든 점에서 단순한 예시에 지나지 않으며, 한정적으로 해석해서는 안 된다. 본 발명의 범위는 특허청구범위에 의해서 나타내는 것으로서, 명세서 본문에 의해서는 아무런 구속도 되지 않는다. 다시, 특허청구범위의 균등 범위에 속하는 변형이나 변경은, 모두 본 발명의 범위 내의 것이다.
따라서, 본 발명의 구조를 따르면 윈도우 안에 본딩 와이어가 위치할 수 있도록 하여 테이프 배선기판 상으로 돌출되는 수지 봉합부의 높이를 최소화할 수 있기 때문에, 솔더 범프 형성에 따른 문제점을 해결할 수 있다.
탄성중합체 상의 구리 배선층의 접속 패드에 본딩 와이어를 스티치 본딩하기 때문에, 기존의 탄성중합체와 폴리이미드 테이프 상의 구리 배선층의 접속 패드에 본딩 와이어를 스티치 본딩하는 것에 비하여 와이어 본딩 신뢰성을 확보할 수 있다.
Claims (1)
- (A) 활성면의 중심 부분을 따라서 전극 패드가 형성된 반도체 칩과;(B) 상기 전극 패드 주위의 활성면에 소정의 높이로 형성되는 탄성 중합체와;(C) 상기 탄성 중합체의 상부면에 부착되는 테이프 배선기판으로, 상기 전극 패드가 노출될 수 있도록 윈도우가 형성되고, 상기 윈도우 양쪽에 접속 구멍이 형성된 폴리이미드 테이프와,상기 폴리이미드 테이프의 하부면에 형성되어 상기 탄성 중합체에 부착되는 구리 배선층으로, 상기 윈도우 상에 노출된 접속 패드와, 상기 접속 패드와 각기 연결되어 상기 접속 구멍에 노출되는 솔더 범프 패드로 구성된 구리 배선층을 포함하는 테이프 배선기판과;(D) 상기 반도체 칩의 전극 패드와 상기 접속 패드를 연결하는 본딩 와이어와;(E) 상기 반도체 칩의 외곽과 상기 윈도우 안의 상기 전극 패드와 본딩 와이어를 성형수지로 봉합하여 형성한 수지 봉합부; 및(F) 상기 솔더 범프 패드에 각기 형성된 솔더 범프;를 포함하며,상기 본딩 와이어는 상기 테이프 배선기판보다는 아래에 형성되는 것을 특징으로 와이어 본딩 칩 스케일 패키지(WB-CSP).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990064438A KR20010061888A (ko) | 1999-12-29 | 1999-12-29 | 와이어 본딩 칩 스케일 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990064438A KR20010061888A (ko) | 1999-12-29 | 1999-12-29 | 와이어 본딩 칩 스케일 패키지 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20010061888A true KR20010061888A (ko) | 2001-07-07 |
Family
ID=19631732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019990064438A KR20010061888A (ko) | 1999-12-29 | 1999-12-29 | 와이어 본딩 칩 스케일 패키지 |
Country Status (1)
Country | Link |
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KR (1) | KR20010061888A (ko) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030059575A (ko) * | 2002-01-02 | 2003-07-10 | 주식회사 다산 씨.앤드.아이 | 칩 스케일 패키지 |
US7071027B2 (en) | 2003-01-29 | 2006-07-04 | Samsung Electronics Co., Ltd. | Ball grid array package having improved reliability and method of manufacturing the same |
KR100753403B1 (ko) * | 2001-06-28 | 2007-08-30 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 패키지 및 그 제조방법 |
-
1999
- 1999-12-29 KR KR1019990064438A patent/KR20010061888A/ko not_active Application Discontinuation
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KR20030059575A (ko) * | 2002-01-02 | 2003-07-10 | 주식회사 다산 씨.앤드.아이 | 칩 스케일 패키지 |
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