JPS62584B2 - - Google Patents

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JPS62584B2
JPS62584B2 JP57180084A JP18008482A JPS62584B2 JP S62584 B2 JPS62584 B2 JP S62584B2 JP 57180084 A JP57180084 A JP 57180084A JP 18008482 A JP18008482 A JP 18008482A JP S62584 B2 JPS62584 B2 JP S62584B2
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JP
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aperture
membrane
pads
electrical connection
solder
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Furanku Hatsukabii Biru
Reon Raito Uiriamu
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International Business Machines Corp
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International Business Machines Corp
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Description

【発明の詳細な説明】 本発明の分野 本発明は、電子素子パツケージング技術に係
り、更に具体的に云えば、電子回路を支持する基
板を利用回路の接続端子に接続するための相互接
続キヤリア部材に係る。
先行技術 従来に於て、半導体素子及び同様な素子に電気
回路及び電子回路が形成されている。又、電子回
路を支持する基板上の回路端子は通常、パツケー
ジング部材組立体と云われる相互接続部材を更に
用いることによつて、利用回路に接続された端子
に接続されている。
これ迄、多くのパツケージング部材組立体及び
パツケージング部材が考案され、多くの改良が行
われたが、それらの多くはコスト低減化のために
促進された。しかしながら、構成素子及び／若し
くは相互接続パツケージング部材の間の熱的関係
は異なる構造体を生じた。熱的性質による電力消
費以外の電力消費、配線能力、及びクロス・オー
バの可能性も興味ある要素である。本発明による
パツケージング部材の開発に於ては、これらのす
べての要素が考慮され、より確実な集団はんだ付
けの可能性及びより高い端子密度が得られる様に
特に配慮された。
本発明による構造体に関連する従来技術は、米
国特許第3711626号、第3872583号及び第4231154
号の明細書、米国防衛特許第T955008号の明細
書、並びにIBM Technical Disclosure
Bulletin、第20巻、第12号、1978年５月、第5141
頁に於けるJ.D.Larnerdによる“IC Package
Assembly”と題する論文等に記載されている。
上記米国特許第3711626号の明細書は、プリン
ト回路板上の金属導体及びプリント回路板中に埋
設された配線によつて半導体素子が表面上に装着
されているプリント回路板について開示してい
る。しかしながら、本発明による構造体の場合の
如く、食刻処理によつて得られる相互に密に配置
された導体については特に記載していない。
上記米国特許第3872583号の明細書は、一見本
発明に似ている環状の基板−コネクタ・ブロツク
部材について開示しているが、本発明によるラン
ドの端子構造体についてはまつたく記載がない。
上記米国特許第4231154号の明細書は、一見本
発明に似ている電子的パツケージング部材につい
て開示しているが、そのプリント回路導体は、本
発明によるランドの端子構造体とは対照的に、上
記部材自体の上のコネクタ・ピン及びＩ／Ｏピン
に可撓性を有しない手段で接続されている。
上記米国防衛特許第T955008号の明細書は、パ
ツド及びピンの接続にかなり厳密な条件を要する
組立体の２つの部分について熱膨張率が適合され
ねばならない配置について開示している。本発明
による配置はそれらの条件を要しない。
上記のJ.D.Larnerdによる文献は、プリント回
路導体を有する可撓性の積層体について開示して
いるが、それは従来のビーム・リード端子の使用
による応力を最小限にするために低い熱膨張率を
有する材料を必要とする。本発明による構造体に
於ては、その条件は不要である。
本発明の要旨 本発明に従つて、基板の接続パツド及びコネク
タ・ブロツクのピンの位置に重なる様に内側周辺
部及び外側周辺部の近傍に配置された開孔を有す
る環状構造の平坦な可撓性の膜を含む電子回路パ
ツケージング部材が実現される。上記内側周辺部
及び上記外側周辺部上の対応する開孔の間に、導
電性のリードが配置される。それらのリードは、
好ましくは銅である導電材を上記膜全体に積層化
し、そして内側端部に於てははんだ付けのために
予め成形されて接続パツドに対応する開孔に橋渡
しされ且つ外側端部に於ては接続ピンを包囲する
様に開孔を設けられた導電性のランドが形成され
る様に食刻することによつて形成されることが好
ましい。上記外側端部は、接続ピンへのはんだ付
けがより良好に行われる様に、めつきされた貫通
孔を有することが好ましい。内側端部に於ける予
め成形されたランドとパツドとの間のはんだのフ
イレツトは、開孔に橋渡しされているランドをパ
ツド上へと下方に引寄せる傾向がある。上記膜中
の上記開孔はそこに配置されているパツド又はピ
ンにはんだを限定して隣接するパツド又はピンに
はんだが橋渡しされない様にする傾向がある。ま
た、開孔に橋渡しされているランドは膜の底面を
越えて接続パツドへ向けて突出しているので、ラ
ンドと接続パツドとのはんだによる電気的接合を
容易に行うことができる。
好ましくは、実質的に同一の構造を有するもう
一つの膜が、保護のためにランド上に配置され
る。１好実施例に於ては、この保護膜は、はんだ
付け操作のためのアクセスを容易にするために拡
大された開孔を有する。
第１図は、本発明によるキヤリア部材により相
互接続されている電子的構成素子のレイアウトを
示している。セラミツク基板１２並びに４つのコ
ネクタ・ブロツク１４，１５，１６及び１７を支
持するために、好ましくは銅である金属の装着ベ
ース１０が配置されている。装着ベース１０は従
来の構造を有し、基板１２も端子接点はんだパツ
ドが互い違いに２列に配置されている以外は従来
の構造と同様である。それらのはんだパツドは、
或る所与の適用例に於けるＩ／Ｏリード数を最大
限にする、本発明により可能な最大限のパツド数
が得られる様に配置されている。従来の場合と同
様なコネクタ・ブロツク１４，１５，１６及び１
７は、その適用例に都合の良い寸法及び形状の領
域に於て１つの最大密度が達成される様に選択さ
れる。例として、幾つかの半導体回路チツプ２１
乃至２５が、Ｉ／Ｏはんだパツドへの幾つかの電
気的リードとともに示されている。通常はすべて
の、又は略すべてのＩ／Ｏパツドが使用される
が、通常の問題は利用され得る限定された数で動
作させることである。
第１図に於て、各パツドと４つのコネクタ・ブ
ロツクのうちの１つに於ける対応する接続ピンと
の間に、電気的接続が設けられねばならない。本
発明による相互接続部材即ちキヤリア部材３０は
第１図に於て、周辺端部を示す一対の破線３２及
び３４によつて全体的に示されている。
相互接続部材３０は少なくとも、可撓性のポリ
イミドの膜３０′及び電流が流される複数の導体
即ちランド３３を含む。好ましくは、保護のため
に、ポリイミドの保護膜３０″が更に設けられ
る。それらの２つの膜３０′及び３０″は実質的に
同一であるが、第３図から容易に理解される如
く、導体３３の接続ピン側端部に於て膜３０″中
の開孔４２は膜３０′中の開孔４１よりも大き
く、開孔３１は膜３０′及び３０″の両方に於て同
一であり、それらの２つの膜の周辺端部３２′及
び３４′はすべての点で一致する。
始めに、Ｉ／Ｏパツド接点開孔３１並びに接続
ピン開孔４１及び４２が形成される。それから、
膜３０′に銅を積層化しそして従来の方法に従つ
て食刻することにより、導体即ちランド３３が形
成される。その結果、Ｉ／Ｏパツド接点開孔３１
中の銅のランド３３は、図に示されている如く、
該開孔に跨つて橋渡しされる。ランド３３は、図
に示されている如く、膜３０′の下側に押し下げ
られる。この様に予め成形するための１方法は、
膜３０″上に比較的可撓性のゴム・シートを配置
しそしてそのサンドイツチ体を硬いプレートの間
で圧縮する簡単な工程を含む。ゴムの流れが開孔
３１中にループを形成する。図に示されている如
く、導電性の貫通孔が形成される様に、ランドが
接続ピン開孔４１の周囲に形成される。ランド３
３及びＩ／Ｏパツド３６がはんだフイレツト３８
により電気的に接合される。予め成形されたラン
ドは表面張力によりはんだを引き寄せそしてはん
だが他のパツドに橋渡しされない様にする。それ
らの接合部は或る程度の可撓性をも有している。
はんだフイレツト４８はランド３３を接続ピン４
６へ電気的に接合させる。
第４図及び第５図は、開孔３１並びに開孔４１
及び４２を各々示している平面図である。これら
の図から、Ｉ／Ｏパツド３６及び接続ピン４６が
高密度であるにも拘らず、如何なる製造方法にも
生じ得る誤つた整合を許容するに充分な余裕のあ
ることが容易に理解される。
この相互接続の設計は、第２図に示されている
如く、基板の各々の側に互い違いの２列のＩ／Ｏ
パツドを用いることにより、基板のＩ／Ｏ線をそ
れらの中心間隔を密にして効果的に配置させる。
基板１２上及び相互接続部材３０上のＩ／Ｏパツ
ド間の間隔は、用いられたフオトリソグラフイ技
術によつて限定される。その間隔の許容誤差は、
セラミツク基板又はコネクタ・ブロツクの物理的
寸法によつてではなく、フオトリソグラフイ技術
の精度によつて制御される。
銅ランドの形状の要素（form factor）は、は
んだの湿潤作用及び表面張力と組合わされて、第
３図に示されている如くはんだ接合部を形成す
る。この接合部の形状の要素は、各Ｉ／Ｏパツド
に、より融通性のある接合を達成する。
この設計の第１の特徴は、整合を助けることで
あり、これは第４図及び第５図に示されている。
基板の対向する角部に於ける接点のためのはんだ
パツド上に銅ランド及び接点開孔を中心合わせす
ることにより、すべての接点は接合されたとき相
互に密に中心合わせされる。この設計の第２の特
徴は、接点及び／若しくは線の間にはんだが橋渡
しされることを防ぐことである。その接点の形状
の要素は、相互接続部材３０を基板に接合させる
集団はんだ付け工程中にはんだを銅ランドの周囲
に集中せしめる。
接点開孔に橋渡しされる銅ランド３３の端部
は、該ランドがポリイミドの膜に確実に固定され
る様に、開孔３１の外側迄充分に延びている。こ
れは銅ランドが接点の中心に厳密に整合されてい
る様に働く。導体が１つ以上の接点の周囲に延び
得る様に、部材３０の内側端部と接点開孔との間
に、そして同様に基板の端部と接点開孔との間
に、スペースが設けられる。これは、配線能力を
増大させる効果的なクロス・オーバーの可能性を
与える。
本発明の一好実施例による相互接続部材に於て
は、互い違いの２列のＩ／Ｏパツド３６が基板の
周辺部に配置された。或る実施例に於ては、各々
の側に63個のＩ／Ｏパツドを有する36mmの基板が
形成された。この場合、それらのパツドは約0.5
mm（20ミル）の中心間隔で効果的に配置された。
ポリイミドの膜３０′に於ける接点の直径は約0.7
mm（28ミル）であつた。橋渡しされた薄い銅のラ
ンドの幅は約0.36mm（14ミル）であつた。セラミ
ツク基板上のはんだパツドの幅は約0.5mm（20ミ
ル）であつた。
この設計概念は、チツプ及び配線に利用可能な
基板領域に何ら大きな影響を与えることなく36mm
の基板上に252個のＩ／Ｏを設けた。利用可能な
チツプ領域は約3.05cm平方、即ち36mmの基板の表
面積の68パーセントである。この特徴を用いた場
合が第１図に示されており、多レベルのセラミツ
ク基板上の利用可能な装着表面積内に約６mm平方
の５個のVLSIチツプがゆつたりと配置され得
る。
【図面の簡単な説明】
第１図は本発明によるキヤリア部材による電気
的相互接続のための構成素子のレイアウトを示す
図、第２図は本発明による電子回路パツケージン
グ相互接続部材の平面図、第３図は基板の端子パ
ツドとそれに対応するコネクタ・ブロツクのピン
との関係を示している、第２図の線３−３に於け
る相互接続部材の縦断面図、第４図は本発明によ
る相互接続部材を含む電子素子組立体の部分の相
対的寸法を示す図、第５図は本発明による相互接
続部材を含む電子素子組立体の導体に於ける接続
ピン側端部の部分の構造を示している図である。 １０……金属の装着ベース、１２……セラミツ
ク基板、１４，１５，１６，１７……コネクタ・
ブロツク、２１，２２，２３，２４，２５……半
導体回路チツプ、３０……相互接続部材（キヤリ
ア部材）、３０′……ポリイミドの膜、３０″……
ポリイミドの保護膜、３１……Ｉ／Ｏパツド接点
開孔、３２，３２′，３４，３４′……相互接続部
材の周辺端部、３３……導体即ちランド、３６…
…Ｉ／Ｏパツド、３８，４８……はんだフイレツ
ト、４１……膜３０′中の接続ピン開孔、４２…
…膜３０″中の接続ピン開孔、４６……接続ピ
ン。

Claims (1)

  1. 【特許請求の範囲】 １ セラミツク基板の表面上に第１の所定パター
    ンに従つて配列される複数の電気接続パツドを、
    前記セラミツク基板の周辺に第２の所定パターン
    に従つて配列される複数の電気接続ピンに選択的
    に相互接続する薄く平担な可撓性の電子回路パツ
    ケージング部材であつて、 前記複数の電気接続パツドに対応して設けられ
    る複数の第１開孔と、前記複数の電気接続ピンに
    対応して設けられる複数の第２開孔とを有する平
    担な可撓性の膜と、 各導電体が前記膜の第１開孔から第２開孔へ延
    びるように前記膜上に配設される複数の導電体
    と、 を具備し、 前記各導電体が、前記第１開孔内において前記
    膜の底面を越えて前記電気接続パツドへ向けて突
    出する第１部分と、前記第２開孔と同心の開孔を
    形成する第２部分とを有することを特徴とする電
    子回路パツケージング部材。
JP57180084A 1981-10-30 1982-10-15 電子回路パツケ−ジング部材 Granted JPS5880857A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/316,573 US4435740A (en) 1981-10-30 1981-10-30 Electric circuit packaging member
US316573 1999-05-21

Publications (2)

Publication Number Publication Date
JPS5880857A JPS5880857A (ja) 1983-05-16
JPS62584B2 true JPS62584B2 (ja) 1987-01-08

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ID=23229612

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57180084A Granted JPS5880857A (ja) 1981-10-30 1982-10-15 電子回路パツケ−ジング部材

Country Status (4)

Country Link
US (1) US4435740A (ja)
EP (1) EP0080041B1 (ja)
JP (1) JPS5880857A (ja)
DE (1) DE3278060D1 (ja)

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