JP2001168131A - 薄型相互接続構造 - Google Patents
薄型相互接続構造Info
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Abstract
と、実装面によって確定される複数の電気接点領域とを
有する電子回路モジュールを含む。複数の実装領域は、
実装面に対して平行で、この表面から間隔を空けられた
実装・相互接続面から第1距離の間隔を空けられ、複数
の電気接点領域は、実装・相互接続面から、第1距離よ
り短い第2距離の間隔を空けられる。大きな半田ボール
が、実装領域と、実装・相互接続面との間で使用され
て、半田実装を形成し、これより小さな半田部材が、電
気相互接続に使用される。
Description
実装し、相互接続する薄型の構造、およびその方法に関
する。
ど、支持・相互接続面の上に、電子回路モジュールをし
っかりと取り付けることが必要または望ましいことが多
い。しかしながら、多くの用途において、実装されたモ
ジュールの全体的な厚みは、薄く維持しなければならな
い重大なパラメータである。プリント配線板上で、この
ようにモジュールを実装することを実現する1つの卓越
した方法と装置が、ボール・グリッド・アレイ(BG
A)と言われる。BGAは、すべてが比較的大きな同一
の直径を有する半田ボールのアレイを含む。BGAは、
入力/出力(I/O)端子の数が多い装置にとっては、
信頼できる相互接続を提供することが知られる。しかし
ながら、高さが15から35ミルの範囲を採り、装置の
全体の高さが大きくなりすぎるという不利点を有する。
I/O半田のための金属パッドを使用すると、相互接続
の厚みを5ミル未満に低減することができ、これは、プ
リント配線板に実装されたときの装置の全体的高さを大
幅に低減する。金属パッドの欠点は、I/Oの信頼性が
十分でないことである。半田の高さが低いことから、モ
ジュールと、プリント配線板との熱的不整合により生じ
た応力を緩和するのに十分な半田が存在しない。
接続面の上に、モジュールを実装する構造および方法を
提供し、かつ薄型の最終構造を実現する構造および方法
がきわめて望ましい。
・グリッド・アレイの装置および方法によって、プリン
ト配線板11の上に実装されたモジュール10の側面図
が示される。ボール・グリッド・アレイ(BGA)は、
すべて、実質的に同一の大きな直径を有する複数のボー
ル12を含む。ボール12は、半田によって形成され、
プリント配線板11上の接点によって、モジュール10
の上の接点を相互接続するのに使用される。同じ例で、
この他にもさらにボール12が、単に物理的な実装構造
として使用されて、アレイを完成することができる。
ト配線板11を形成する材料とは異なり、2つの材料
は、熱膨張係数が異なる。周知のボール・グリッド・ア
レイの通常の使用では、半田ボール12の直径は、2つ
の異なる熱膨張係数により生じる応力を吸収するのに十
分な大きさである。ボール12を形成する半田は、亀裂
または電気接点への移動なしに、応力を吸収するのに、
十分な柔らかさと可縮性(yielding)を有する。しかし
ながら、ボール12が小さく形成されすぎると、応力の
一部が、電気接点に移動し、その結果、半田接続および
/または電気接点に亀裂および切れ目を生じ、これがひ
いては、信頼性のない電気接点を生じさせる。
の高さまたは薄さが重大であり、これは、あるレベルを
超えないように維持されなければならず、このレベル
は、ボール・グリッド・アレイ型の実装および相互接続
によって、高信頼性で実現できるレベルよりも一般に薄
い。
よる薄型相互接続構造20が、図示される。構造20
は、電子回路モジュール21を含み、これは、パッケー
ジされた半導体チップ,セラミック・ハイブリッド・パ
ッケージなど、任意の周知のモジュールとすることがで
きる。モジュール21は、特に、支持・相互接続面23
の上に、モジュール21を実装するために設計された、
下方実装面22を有する。実装面22は、複数の入力/
出力端子または電気接点を含み、これらは、パッケージ
ング技術および関連する電子回路の回路の種類に釣り合
う適切な位置に配置される。一般には、接点領域24
は、標準的な多層相互接続技術により、すべてのエンベ
デッド電子回路に対して、外部的にアクセス可能であ
り、かつ内部的にこれに接続される金属パッドを含む。
23の上に、モジュール21を物理的に実装するため
に、特に備えられ、戦略的に配置される実装領域25が
含まれる。実装領域25は、必要または適切である場合
には、物理的な実装構造のほかに、電気接続を含むこと
ができる。実装領域25は、一部の用途では、物理的実
装だけのために含めることができる。一般に、実装領域
25は、表面22に沿って、間隔を空けて配置され、モ
ジュール21にとって最良の支持を提供するのに選択さ
れた戦略的ポイントに配置される。例えば、図3のよう
に、モジュール21が一般に、長方形の形状である場
合、実装領域25は、四隅のそれぞれの角に隣接して形
成される。
ting)支持領域30と、複数の接合電気相互接続領域3
1とを含む。図2を見れば最も良く分かるように、モジ
ュール21が、支持・相互接続面23の上にある実装位
置に配置される状態では、モジュール21の電気接点領
域24は、接合電気相互接続領域31と位置合わせさ
れ、モジュール21の実装領域25は、複数の接合支持
領域30と位置合わせされる。この位置では、モジュー
ル21の実装面22は、支持・相互接続面23に対して
概ね平行であり、かつ間隔を空けられる。
は、接合支持領域30から、第1距離の間隔を開けら
れ、モジュール21の電気接点領域24は、接合電気相
互接続領域31から、第1距離より短い第2距離の間隔
を空けられることに注意されたい。このような間隔の違
いは、幾つかの異なる配置を用いることによって提供で
きる。例えば、この好適な実施例では、実装領域25
は、モジュール21の実装面22において形成される凹
み35によって確定される。凹みは、支持・相互接続面
23の中に形成されて、接合支持領域30を確定できる
か、または一部の特定の用途では、実装面22と支持・
相互接続面23の両方において、より小さな凹みを形成
できることを無論、理解されたい。支持・相互接続面2
3の上に、実装モジュール21を動作可能な形で実装す
るには、ボール、正方形など、複数の実装構造36が、
第1距離に実質的に等しい第1厚みまたは直径を有して
提供され、複数の電気接続部材37は、第1厚みよりも
小さい第2厚みを有する。この好適な実施例では、構造
36と部材37は、異なる半田材料で作られて、構造3
6が、基本的に、その形状を維持して、実装機能を提供
する一方で、部材37は、電気接続機能を提供するよう
に流れる。1つの具体的な例では、構造36は、融解温
度が約310℃の半田ボールであり、部材37は、融解
温度が約220℃の半田ペーストの部分である。つい
で、構造36が機械的実装を提供する間、単純なリフロ
ー工程が用いられて、部材37を電気的に接続する。種
々の機能に特に適する同一材料が、必要であれば、利用
できることを理解されたい。
よび接合支持領域30と物理的に1つずつ接続され、支
持・相互接続面23の上に、モジュール21を物理的に
実装する。同時に、電気接続部材37は、電気接点領域
24のそれぞれ1つを、接合電気相互接続領域31に電
気的に接続するように配置される。構造36および部材
37の位置に、配置し、取付ける工程は、標準的な周知
の技術により実施され、本明細書では詳述する必要はな
い。
ダミーまたは有効な実装構造36のいずれかを用いるこ
とにより、構造36は、熱膨張係数の違いなどによっ
て、モジュール21と、支持・相互接続面23との間に
生じる応力のほとんどを吸収し、形成または半田付けさ
れた電気接続を、大幅に薄い電気接続部材37によって
保護しよう。さらに、この方式を用いることにより、最
終パッケージの高さhLは、BGA実装モジュールの高
さhよりも大幅に小さい(図1参照)。図1に示される
ように、BGA実装モジュールを、高さhLに低減する
には、モジュールの実質的部分が失われることになる。
好適な実施例では、凹み35があるので、モジュール2
1の少量しか失われず、大部分は回路のために残ってい
る。凹みが、支持・相互接続面の中に形成される場合に
は、それ以上の体積は失われないが、標準化の一部は失
われる可能性がある。
接続構造が開示される。この構造は、多くの用途の高さ
制限以内に収まるように容易に適応できる一方、なおか
つ高信頼性の接点を提供するとともに、電気回路の体積
の多くを損なわない。本発明の具体的実施例を示し、説
明してきたが、当業者は、さらなる変形および改良を考
え付こう。したがって、本発明は、ここに示される特定
の形式には限定されないことを理解されたい。また、添
付請求の範囲は、本発明の意図および範囲から逸脱しな
いすべての変形を包含することを意図する。
リント配線板に実装されたモジュールの側面図である。
れたモジュールの側面図である。
Claims (3)
- 【請求項1】 薄型相互接続構造(20)は:電子回路
モジュール(21)は、間隔を空けられた複数の実装領
域(25)を持つ実装面(22)と、前記実装面により
確定される複数の電気接点領域(24)とを有し;前記
複数の実装領域は、前記実装面に対し平行で、かつ間隔
を空けられた実装・相互接続平面から、第1距離の間隔
を空けられ;かつ前記複数の電気接点領域は、前記実装
・相互接続平面から、前記第1距離より短い第2距離の
間隔を空けられることを特徴とする構造。 - 【請求項2】 薄型相互接続構造(20)であって:間
隔を空けられた複数の実装領域(25)を持つ実装面
(22)と、前記実装面によって確定される複数の電気
接点領域(24)とを有する電子回路モジュール(2
5);前記モジュールの前記実装面に隣接して配置され
る支持・相互接続面(23)であって、前記支持・相互
接続面は、前記モジュールの前記実装領域と位置合わせ
される複数の接合支持領域(30)と、前記モジュール
の前記複数の電気接点領域と位置合わせされる複数の接
合電気相互接続領域(31)とを有し、前記実装面およ
び前記支持・相互接続面は、前記実装面積に対して概ね
平行に、かつ間隔を空けられて配置され、前記接合支持
領域は、第1距離の間隔を空けられ、前記電気接点領域
と前記接合電気相互接続領域とは、前記第1距離より短
い第2距離だけ間隔を空けられる支持・相互接続面;第
1厚みを有する複数の実装構造(36)であって、前記
複数の実装構造のそれぞれ1つは、前記複数の実装領域
のそれぞれ1つの実装領域、および前記接合支持領域と
物理的に接続され、前記支持・相互接続面の上に、前記
モジュールを物理的に実装する複数の実装構造;および
前記第1厚みよりも短い第2厚みを有する複数の電気接
続部材(37)であって、前記複数の電気接続部材のそ
れぞれ1つは、前記複数の電気接点領域のそれぞれ1つ
の電気接点領域、および前記接合電気相互接続領域と電
気的に接続される複数の電気接続部材;によって構成さ
れることを特徴とする薄型相互接続構造。 - 【請求項3】 電子回路モジュール(21)を、支持・
相互接続面(22)と薄型で相互接続する方法であっ
て:間隔を空けられた複数の実装領域(25)を持つ実
装面(22)と、前記実装面によって確定される複数の
電気接点領域(24)とを有する電気回路モジュール
(21)を設け、前記複数の実装領域は、前記実装面に
対して平行に、かつ間隔を空けられた実装・相互接続平
面から、第1距離の間隔を空けられ、前記複数の電気接
点領域は、前記実装・相互接続平面から、前記第1距離
よりも短い第2距離の間隔を空けられる段階;複数の接
合支持領域(30)と、複数の接合電気相互接続領域
(31)とを有する支持・相互接続面(23)を設ける
段階;第1厚みを有する複数の実装構造(36)を設け
る段階;前記第1厚みよりも薄い第2厚みを有する複数
の電気接続部材(37)を設ける段階;および、前記複
数の実装構造のそれぞれ1つを、前記複数の実装領域の
それぞれ1つの実装領域、および前記接合支持領域に物
理的に接続して、前記支持・相互接続面の上に、前記モ
ジュールを物理的に実装し、かつ前記複数の電気接続部
材のそれぞれ1つを、前記複数の電気接点領域のそれぞ
れ1つの電気接点領域、および前記接合電気相互接続領
域に電気的に接続して、前記実装面および前記支持・相
互接続面を、間隔を空けられた1つの方向に、前記実装
領域、および第1距離の間隔を空けられた前記接合支持
領域、前記電気接点領域および前記第1距離よりも短い
第2距離の間隔を空けられた前記接合電気相互接続領域
によって、配置する段階;によって構成されることを特
徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/454,342 US6410861B1 (en) | 1999-12-03 | 1999-12-03 | Low profile interconnect structure |
US454342 | 2003-06-04 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001168131A true JP2001168131A (ja) | 2001-06-22 |
JP4545917B2 JP4545917B2 (ja) | 2010-09-15 |
Family
ID=23804234
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000360441A Expired - Fee Related JP4545917B2 (ja) | 1999-12-03 | 2000-11-28 | 電子回路モジュールの薄型相互接続構造及び接続方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6410861B1 (ja) |
EP (1) | EP1107655A3 (ja) |
JP (1) | JP4545917B2 (ja) |
KR (1) | KR100719384B1 (ja) |
CN (1) | CN1223249C (ja) |
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---|---|---|---|---|
JPWO2016114358A1 (ja) * | 2015-01-16 | 2017-08-17 | 株式会社村田製作所 | 基板、基板の製造方法及び弾性波装置 |
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Legal Events
Date | Code | Title | Description |
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040927 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071128 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100104 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100608 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100701 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130709 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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LAPS | Cancellation because of no payment of annual fees |