JP3509532B2 - 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 - Google Patents
半導体装置用基板、半導体装置及びその製造方法並びに電子機器Info
- Publication number
- JP3509532B2 JP3509532B2 JP05135998A JP5135998A JP3509532B2 JP 3509532 B2 JP3509532 B2 JP 3509532B2 JP 05135998 A JP05135998 A JP 05135998A JP 5135998 A JP5135998 A JP 5135998A JP 3509532 B2 JP3509532 B2 JP 3509532B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor device
- conductive portion
- hole
- substrate body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15182—Fan-in arrangement of the internal vias
- H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置用基
板、半導体装置及びその製造方法並びに電子機器に関す
る。
板、半導体装置及びその製造方法並びに電子機器に関す
る。
【０００２】
【発明の背景】半導体装置の小型化を追求するとベアチ
ップ実装が理想的であるが、品質の保証及び取り扱いが
難しいため、パッケージ形態に加工することで対応して
きた。パッケージの一例として、例えば、ＢＧＡ( Ball
Grid Array)型のように、配線パターンを有する基板に
半導体チップが接続され、配線パターンに外部端子が形
成されたものがある。なお、基板を用いる半導体装置と
して、ＢＧＡ型パッケージ以外にも、特開平８−１０７
１６１号公報に記載するように、基板の外周端部に外部
端子が形成されたパッケージもある。
ップ実装が理想的であるが、品質の保証及び取り扱いが
難しいため、パッケージ形態に加工することで対応して
きた。パッケージの一例として、例えば、ＢＧＡ( Ball
Grid Array)型のように、配線パターンを有する基板に
半導体チップが接続され、配線パターンに外部端子が形
成されたものがある。なお、基板を用いる半導体装置と
して、ＢＧＡ型パッケージ以外にも、特開平８−１０７
１６１号公報に記載するように、基板の外周端部に外部
端子が形成されたパッケージもある。
【０００３】このような半導体装置では、製造コストを
抑えるために基板の大きさを共通化すると、半導体チッ
プのサイズにかかわらず、装置としてのサイズが決まる
ことになっていた。したがって、小さな半導体チップを
使用しても、半導体装置のサイズが大きくなっていた。
これを避けるには、半導体チップのサイズごとに、基板
を製造しなければならず、量産性やコスト削減の要求に
応えることができなかった。
抑えるために基板の大きさを共通化すると、半導体チッ
プのサイズにかかわらず、装置としてのサイズが決まる
ことになっていた。したがって、小さな半導体チップを
使用しても、半導体装置のサイズが大きくなっていた。
これを避けるには、半導体チップのサイズごとに、基板
を製造しなければならず、量産性やコスト削減の要求に
応えることができなかった。
【０００４】あるいは、半導体チップのボンディングに
手間がかかることからも、量産性やコスト削減の要求に
応えることができなかった。
手間がかかることからも、量産性やコスト削減の要求に
応えることができなかった。
【０００５】本発明は、この問題点を解決するものであ
り、その目的は、量産性に優れ、コスト削減を図ること
ができる半導体装置用基板、半導体装置及びその製造方
法並びに電子機器を提供することにある。
り、その目的は、量産性に優れ、コスト削減を図ること
ができる半導体装置用基板、半導体装置及びその製造方
法並びに電子機器を提供することにある。
【０００６】
【課題を解決するための手段】本発明に係る半導体装置
用基板は、複数の貫通孔を有する基板本体と、前記基板
本体の第１の面に形成された複数のリードと、前記第１
の面とは反対側の第２の面に形成された複数の配線と、
を含む半導体装置用基板において、前記第２の面に形成
された前記複数の配線の各々は、前記貫通孔を介して前
記リードと電気的に接続された第１の導電部と、前記第
１の導電部と電気的に接続された第 2 の導電部と、を含
み、前記第２の導電部は、前記基板本体を切断すること
により半導体装置を形成する際の切断線に対し、前記基
板本体の外周側に配置され、前記第１の導電部および前
記貫通孔は、前記切断線に対し、前記基板本体の中央側
に配 置される。本発明に係る半導体装置は、電極を有す
る半導体素子と、半導体装置用基板と、を含む半導体装
置において、前記半導体装置用基板は、複数の貫通孔を
有する基板本体と、前記基板本体の第１の面に形成され
た複数のリードと、前記第１の面とは反対側の第２の面
に形成された複数の配線と、を含み、前記第２の面に形
成された前記複数の配線の各々は、前記貫通孔を介して
前記リードと電気的に接続された第１の導電部と、前記
第１の導電部と電気的に接続された第 2 の導電部と、を
含み、前記第２の導電部は、前記基板本体を切断するこ
とにより半導体装置を形成する際の切断線に対し、前記
基板本体の外周側に配置され、前記第１の導電部および
前記貫通孔は、前記切断線に対し、前記基板本体の中央
側に配置される。本発明に係る半導体装置の製造方法
は、ａ）電極を有する半導体素子を用意する工程と、
ｂ）半導体装置用基板を用意する工程であって、前記半
導体装置用基板は、複数の貫通孔を有する基板本体と、
前記基板本体の第１の面に形成された複数のリードと、
前記第１の面とは反対側の第２の面に形成された複数の
配線と、を含み、前記第２の面に形成された前記複数の
配線の各々は、前記貫通孔を介して前記リードと電気的
に接続された第１の導電部と、前記第１の導電部と電気
的に接続された第 2 の導電部と、を含み、前記第２の導
電部は、前記基板本体を切断することにより半導体装置
を形成する際の切断線に対し、前記基板本体の外周側に
配置され、前記第１の導電部および前記貫通孔は、前記
切断線に対し、前記基板本体の中央側に配置されてな
る、前記半導体装置用基板を用意する工程と、ｃ）前記
半導体装置用基板に前記半導体素子を載置する工程と、
ｄ）前記半導体素子の前記電極と、前記半導体装置用基
板の前記リードとを電気的に接続する工程と、ｅ）前記
半導体装置用基板を前記切断線に基づいて切断する工程
と、を含む。本発明に係る電子機器は、上記半導体装置
が実装された回路基板を有する。本発明の適用に際し、
次の手段を参考にすることができる。 （１）半導体装置用基板は、半導体素子が取り付けられ
て半導体装置を構成する半導体装置用基板であって、基
板本体と、前記半導体素子の取付面に形成される複数の
リードと、外部端子の少なくとも一部をなす複数の導電
部と、を有し、各リードに一群の前記導電部が電気的に
接続されてもよい。
用基板は、複数の貫通孔を有する基板本体と、前記基板
本体の第１の面に形成された複数のリードと、前記第１
の面とは反対側の第２の面に形成された複数の配線と、
を含む半導体装置用基板において、前記第２の面に形成
された前記複数の配線の各々は、前記貫通孔を介して前
記リードと電気的に接続された第１の導電部と、前記第
１の導電部と電気的に接続された第 2 の導電部と、を含
み、前記第２の導電部は、前記基板本体を切断すること
により半導体装置を形成する際の切断線に対し、前記基
板本体の外周側に配置され、前記第１の導電部および前
記貫通孔は、前記切断線に対し、前記基板本体の中央側
に配 置される。本発明に係る半導体装置は、電極を有す
る半導体素子と、半導体装置用基板と、を含む半導体装
置において、前記半導体装置用基板は、複数の貫通孔を
有する基板本体と、前記基板本体の第１の面に形成され
た複数のリードと、前記第１の面とは反対側の第２の面
に形成された複数の配線と、を含み、前記第２の面に形
成された前記複数の配線の各々は、前記貫通孔を介して
前記リードと電気的に接続された第１の導電部と、前記
第１の導電部と電気的に接続された第 2 の導電部と、を
含み、前記第２の導電部は、前記基板本体を切断するこ
とにより半導体装置を形成する際の切断線に対し、前記
基板本体の外周側に配置され、前記第１の導電部および
前記貫通孔は、前記切断線に対し、前記基板本体の中央
側に配置される。本発明に係る半導体装置の製造方法
は、ａ）電極を有する半導体素子を用意する工程と、
ｂ）半導体装置用基板を用意する工程であって、前記半
導体装置用基板は、複数の貫通孔を有する基板本体と、
前記基板本体の第１の面に形成された複数のリードと、
前記第１の面とは反対側の第２の面に形成された複数の
配線と、を含み、前記第２の面に形成された前記複数の
配線の各々は、前記貫通孔を介して前記リードと電気的
に接続された第１の導電部と、前記第１の導電部と電気
的に接続された第 2 の導電部と、を含み、前記第２の導
電部は、前記基板本体を切断することにより半導体装置
を形成する際の切断線に対し、前記基板本体の外周側に
配置され、前記第１の導電部および前記貫通孔は、前記
切断線に対し、前記基板本体の中央側に配置されてな
る、前記半導体装置用基板を用意する工程と、ｃ）前記
半導体装置用基板に前記半導体素子を載置する工程と、
ｄ）前記半導体素子の前記電極と、前記半導体装置用基
板の前記リードとを電気的に接続する工程と、ｅ）前記
半導体装置用基板を前記切断線に基づいて切断する工程
と、を含む。本発明に係る電子機器は、上記半導体装置
が実装された回路基板を有する。本発明の適用に際し、
次の手段を参考にすることができる。 （１）半導体装置用基板は、半導体素子が取り付けられ
て半導体装置を構成する半導体装置用基板であって、基
板本体と、前記半導体素子の取付面に形成される複数の
リードと、外部端子の少なくとも一部をなす複数の導電
部と、を有し、各リードに一群の前記導電部が電気的に
接続されてもよい。
【０００７】これによれば、各リードに一群（複数）の
導電部が電気的に接続されている。したがって、この半
導体装置用基板を切断しても、各リードについて少なく
とも一つの導電部が残るようにすれば、この残った導電
部を外部電極とすることができる。こうして、小さいサ
イズの半導体素子を取り付けても、半導体装置用基板を
切断して、半導体装置のサイズを小さくすることができ
る。
導電部が電気的に接続されている。したがって、この半
導体装置用基板を切断しても、各リードについて少なく
とも一つの導電部が残るようにすれば、この残った導電
部を外部電極とすることができる。こうして、小さいサ
イズの半導体素子を取り付けても、半導体装置用基板を
切断して、半導体装置のサイズを小さくすることができ
る。
【０００８】（２）前記基板本体は、各リードに対応し
て複数の貫通孔を有し、前記貫通孔の内面は、導電化さ
れるとともに各リードに接続され、いずれかの前記内面
は、対応するいずれかの前記貫通孔に沿って前記基板本
体が切断されて前記導電部となってもよい。
て複数の貫通孔を有し、前記貫通孔の内面は、導電化さ
れるとともに各リードに接続され、いずれかの前記内面
は、対応するいずれかの前記貫通孔に沿って前記基板本
体が切断されて前記導電部となってもよい。
【０００９】これによれば、切断されて導電部となる貫
通孔の内面は、基板本体の側端面に位置するので、これ
を外部端子とすることができる。
通孔の内面は、基板本体の側端面に位置するので、これ
を外部端子とすることができる。
【００１０】（３）前記基板本体は、各リードに対応し
て中央部側に一つの貫通孔を有し、前記導電部は、前記
半導体素子の前記取付面の反対面に形成され、前記貫通
孔を介して、各リードに電気的に接続されてもよい。
て中央部側に一つの貫通孔を有し、前記導電部は、前記
半導体素子の前記取付面の反対面に形成され、前記貫通
孔を介して、各リードに電気的に接続されてもよい。
【００１１】これによれば、リードと導電部とを電気的
に接続するための貫通孔が、基板本体の中央部側に形成
されているので、外側の導電部を切断しても、その内側
の導電部とリードとの導通状態は維持される。こうし
て、製造される半導体装置を小型化することができる。
に接続するための貫通孔が、基板本体の中央部側に形成
されているので、外側の導電部を切断しても、その内側
の導電部とリードとの導通状態は維持される。こうし
て、製造される半導体装置を小型化することができる。
【００１２】（４）前記基板本体は、各リードに対応し
て複数の貫通孔を有し、前記導電部は、前記半導体素子
の前記取付面の反対面に形成され、いずれかの前記貫通
孔を介して、各リードに電気的に接続されてもよい。
て複数の貫通孔を有し、前記導電部は、前記半導体素子
の前記取付面の反対面に形成され、いずれかの前記貫通
孔を介して、各リードに電気的に接続されてもよい。
【００１３】これによれば、各導電部が個別に貫通孔を
介してリードと接続されているので、外側の導電部を切
断しても、その内側の導電部とリードとの導通状態を維
持することが可能である。こうして、製造される半導体
装置を小型化することができる。
介してリードと接続されているので、外側の導電部を切
断しても、その内側の導電部とリードとの導通状態を維
持することが可能である。こうして、製造される半導体
装置を小型化することができる。
【００１４】（５）前記複数のリードは、前記基板本体
の外周部から中央部の方向に放射状に延びてもよい。
の外周部から中央部の方向に放射状に延びてもよい。
【００１５】このように、放射状の配置で、多数のリー
ドの高密度配置が可能になる。
ドの高密度配置が可能になる。
【００１６】（６）半導体装置は、複数の電極を有する
半導体素子と、基板本体と、該基板本体に形成される複
数のリードと、前記基板本体に形成されて外部端子の少
なくとも一部をなす複数の導電部と、を含み、各リード
に一群の前記導電部が電気的に接続され、前記一群の導
電部のうちの一つが前記外部端子となってもよい。
半導体素子と、基板本体と、該基板本体に形成される複
数のリードと、前記基板本体に形成されて外部端子の少
なくとも一部をなす複数の導電部と、を含み、各リード
に一群の前記導電部が電気的に接続され、前記一群の導
電部のうちの一つが前記外部端子となってもよい。
【００１７】これは、上記半導体装置用基板を用いて製
造した半導体装置である。
造した半導体装置である。
【００１８】（７）半導体装置の製造方法は、複数のリ
ードと外部端子の少なくとも一部をなす複数の導電部と
を有し、各リードに一群の前記導電部が電気的に接続さ
れる基板を用意する工程と、半導体素子を前記基板に取
り付ける工程と、前記半導体素子の電極と前記リードと
を電気的に接続する工程と、各リードに接続される少な
くとも一つの前記導電部を残して、前記基板を切断する
工程と、を含んでもよい。
ードと外部端子の少なくとも一部をなす複数の導電部と
を有し、各リードに一群の前記導電部が電気的に接続さ
れる基板を用意する工程と、半導体素子を前記基板に取
り付ける工程と、前記半導体素子の電極と前記リードと
を電気的に接続する工程と、各リードに接続される少な
くとも一つの前記導電部を残して、前記基板を切断する
工程と、を含んでもよい。
【００１９】これは、上述した半導体装置用基板を用い
た半導体装置の製造方法である。
た半導体装置の製造方法である。
【００２０】（８）この製造方法では、前記半導体素子
を、前記電極を有する面で前記基板に取り付け、前記半
導体素子の前記電極を、前記リードに直接的に接続して
もよい。
を、前記電極を有する面で前記基板に取り付け、前記半
導体素子の前記電極を、前記リードに直接的に接続して
もよい。
【００２１】これによれば、半導体素子のサイズが変わ
っても、リードにおける電極との接続位置が変わるだけ
なので、半導体素子のサイズにかかわらず基板の共用化
を図ることができる。
っても、リードにおける電極との接続位置が変わるだけ
なので、半導体素子のサイズにかかわらず基板の共用化
を図ることができる。
【００２２】（９）この製造方法は、前記半導体素子の
前記電極に導電性接合部材を設ける工程を含み、前記電
極と前記リードとを電気的に接続する工程は、前記電極
と前記リードとの間に絶縁性接着部材を設ける工程と、
前記半導体素子を前記基板に加圧するとともに前記絶縁
性接着部材の溶融温度以上であって前記導電性接合部材
の溶融温度未満で加熱する工程と、前記導電性接合部材
を溶融させる工程と、を含んでもよい。
前記電極に導電性接合部材を設ける工程を含み、前記電
極と前記リードとを電気的に接続する工程は、前記電極
と前記リードとの間に絶縁性接着部材を設ける工程と、
前記半導体素子を前記基板に加圧するとともに前記絶縁
性接着部材の溶融温度以上であって前記導電性接合部材
の溶融温度未満で加熱する工程と、前記導電性接合部材
を溶融させる工程と、を含んでもよい。
【００２３】これによれば、半導体素子と基板との接合
を簡単に行うことができる。
を簡単に行うことができる。
【００２４】（１０）この製造方法では、前記基板は、
各リードに対応して、一つの貫通孔を有し、前記貫通孔
は、前記基板の前記中央部側において、各リードを貫通
するスルーホールと連通し、前記導電部は、前記貫通孔
を介して各リードに電気的に接続され、前記電極とリー
ドとの電気的な接続工程後に前記基板を切断してもよ
い。
各リードに対応して、一つの貫通孔を有し、前記貫通孔
は、前記基板の前記中央部側において、各リードを貫通
するスルーホールと連通し、前記導電部は、前記貫通孔
を介して各リードに電気的に接続され、前記電極とリー
ドとの電気的な接続工程後に前記基板を切断してもよ
い。
【００２５】これによれば、リードと導電部とを電気的
に接続するための貫通孔が、基板の中央部側に形成され
ているので、外側の導電部を切断しても、その内側の導
電部とリードとの導通状態は維持される。こうして、小
型の半導体装置を製造することができる。
に接続するための貫通孔が、基板の中央部側に形成され
ているので、外側の導電部を切断しても、その内側の導
電部とリードとの導通状態は維持される。こうして、小
型の半導体装置を製造することができる。
【００２６】（１１）この製造方法では、前記基板は、
各リードに対応して、複数の貫通孔を有し、各貫通孔
は、各リードを貫通するスルーホールと連通し、前記導
電部は、いずれかの前記貫通孔を介して各リードに電気
的に接続され、 前記電極とリードとの電気的な接続工
程後に前記基板を切断してもよい。
各リードに対応して、複数の貫通孔を有し、各貫通孔
は、各リードを貫通するスルーホールと連通し、前記導
電部は、いずれかの前記貫通孔を介して各リードに電気
的に接続され、 前記電極とリードとの電気的な接続工
程後に前記基板を切断してもよい。
【００２７】これによれば、各導電部が個別に貫通孔を
介してリードと接続されているので、外側の導電部を切
断しても、その内側の導電部とリードとの導通状態を維
持することが可能である。こうして、小型の半導体装置
を製造することができる。
介してリードと接続されているので、外側の導電部を切
断しても、その内側の導電部とリードとの導通状態を維
持することが可能である。こうして、小型の半導体装置
を製造することができる。
【００２８】（１２）前記基板は、各リードに対応し
て、複数の貫通孔を有し、前記貫通孔の内面は、導電化
されるとともに各リードに接続され、いずれかの前記貫
通孔を通る位置で前記基板を切断して、前記導電部を形
成してもよい。
て、複数の貫通孔を有し、前記貫通孔の内面は、導電化
されるとともに各リードに接続され、いずれかの前記貫
通孔を通る位置で前記基板を切断して、前記導電部を形
成してもよい。
【００２９】これによれば、貫通孔を通る位置で基板を
切断するだけで、貫通孔の内面を導電部として、これを
外部端子とすることができる。また、複数の貫通孔のう
ち、半導体素子のサイズに応じて、最も小さくなるもの
を切断すれば、小型の半導体装置を得ることができる。
切断するだけで、貫通孔の内面を導電部として、これを
外部端子とすることができる。また、複数の貫通孔のう
ち、半導体素子のサイズに応じて、最も小さくなるもの
を切断すれば、小型の半導体装置を得ることができる。
【００３０】（１３）電子機器は、上記半導体装置が実
装された回路基板を有してもよい。
装された回路基板を有してもよい。
【００３１】
【発明の実施の形態】以下、本発明の実施形態を、図面
を参照して説明する。
を参照して説明する。
【００３２】（第１参考例）
図１は、本発明の第１参考例に係る半導体装置を示す図
である。同図に示すように、半導体装置１０は、半導体
装置用基板（以下、単に基板という）１２及び半導体素
子１４が、モールド樹脂１６にて封止されてなる。
である。同図に示すように、半導体装置１０は、半導体
装置用基板（以下、単に基板という）１２及び半導体素
子１４が、モールド樹脂１６にて封止されてなる。
【００３３】基板１２は、矩形の基板本体１８と、その
一方の面に形成された複数のリード２０と、その他方の
面に形成された複数の導電部２６と、を有する。基板１
２の例として、（１）銅やアルミニウムなど比較的熱伝
導率が良くしかも硬質のコアを基板本体１８に有するメ
タル基板、（２）ガラスエポキシ系基板（いわゆるプリ
ント配線基板）、（３）４２アロイや銅などのリードフ
レーム、（４）ポリイミドなどの柔軟性を有するコアか
らなるフレキシブル基板等が挙げられる。基板について
は、他の参考例及び発明の実施形態でも同様である。
一方の面に形成された複数のリード２０と、その他方の
面に形成された複数の導電部２６と、を有する。基板１
２の例として、（１）銅やアルミニウムなど比較的熱伝
導率が良くしかも硬質のコアを基板本体１８に有するメ
タル基板、（２）ガラスエポキシ系基板（いわゆるプリ
ント配線基板）、（３）４２アロイや銅などのリードフ
レーム、（４）ポリイミドなどの柔軟性を有するコアか
らなるフレキシブル基板等が挙げられる。基板について
は、他の参考例及び発明の実施形態でも同様である。
【００３４】なお、本発明は、メタル基板に適用される
ことが好ましい。メタル基板の製造方法について説明す
る。まず銅やアルミニウムなどの基材の両面に樹脂又は
ガラスエポキシ等からなる絶縁膜を設け、両面の絶縁膜
上に導電性の配線を形成する。基材には、予め穴を形成
しておき、その穴の内部を絶縁膜の材料で埋めてから、
穴の中心部にさらに小さい径のスルーホールを形成す
る。そして、スルーホールに導電部材を設け、この導電
部材を介して、基板の表の配線と裏の配線とを電気的に
接続する。こうして、両面が電気的に導通したメタル基
板を製造することができる。
ことが好ましい。メタル基板の製造方法について説明す
る。まず銅やアルミニウムなどの基材の両面に樹脂又は
ガラスエポキシ等からなる絶縁膜を設け、両面の絶縁膜
上に導電性の配線を形成する。基材には、予め穴を形成
しておき、その穴の内部を絶縁膜の材料で埋めてから、
穴の中心部にさらに小さい径のスルーホールを形成す
る。そして、スルーホールに導電部材を設け、この導電
部材を介して、基板の表の配線と裏の配線とを電気的に
接続する。こうして、両面が電気的に導通したメタル基
板を製造することができる。
【００３５】リード２０は、基板本体１８の平行な一対
の辺の各側端から、中央部付近に至るまで延びている。
また、一対のリード２０が、各側端から対向する辺の方
向に延び、中央部付近で両者（一対のリード２０）の間
隔があくようになっている。
の辺の各側端から、中央部付近に至るまで延びている。
また、一対のリード２０が、各側端から対向する辺の方
向に延び、中央部付近で両者（一対のリード２０）の間
隔があくようになっている。
【００３６】基板本体１８の側端に半円形状の切り欠き
１８ａが形成されている。切り欠き１８ａの表面には、
導電層２８が形成されており、各導電層２８に対応して
導電部２６が位置する。導電部２６及び導電層２８は、
連続的に形成されており、両者を一体的に導電部として
とらえることができる。そして、各リード２０は、導電
層２８及び導電部２６と電気的に接続されている。ま
た、導電層２８上に、ハンダ３０が設けられている。こ
うして、導電層２８、導電部２６及びハンダ３０によっ
て、外部端子が構成される。なお、ハンダ３０は実装基
板側に設けられる場合には省略してもよい。
１８ａが形成されている。切り欠き１８ａの表面には、
導電層２８が形成されており、各導電層２８に対応して
導電部２６が位置する。導電部２６及び導電層２８は、
連続的に形成されており、両者を一体的に導電部として
とらえることができる。そして、各リード２０は、導電
層２８及び導電部２６と電気的に接続されている。ま
た、導電層２８上に、ハンダ３０が設けられている。こ
うして、導電層２８、導電部２６及びハンダ３０によっ
て、外部端子が構成される。なお、ハンダ３０は実装基
板側に設けられる場合には省略してもよい。
【００３７】半導体素子１４は、絶縁シート３２を介し
て、基板本体１８におけるリード２０を有する面に接着
されている。なお、絶縁シート３２の代わりに絶縁接着
剤を用いてもよい。
て、基板本体１８におけるリード２０を有する面に接着
されている。なお、絶縁シート３２の代わりに絶縁接着
剤を用いてもよい。
【００３８】また、半導体素子１４は、リード２０の一
部分の上に位置する。言い換えると、リード２０は、一
部が半導体素子１４の下に位置し、残りが半導体素子１
４の外側に位置する。このように、半導体素子１４がリ
ード２０の上に載るので、両者間の電気的絶縁を図るた
めに、絶縁シート３２が設けられている。
部分の上に位置する。言い換えると、リード２０は、一
部が半導体素子１４の下に位置し、残りが半導体素子１
４の外側に位置する。このように、半導体素子１４がリ
ード２０の上に載るので、両者間の電気的絶縁を図るた
めに、絶縁シート３２が設けられている。
【００３９】そして、半導体素子１４は、リード２０に
おける半導体素子１４よりも外側の部分に対して、ワイ
ヤ３４を介して、電気的に接続されている。詳しくは、
半導体素子１４は、基板本体１８との取付面とは反対側
に電極（図示せず）を有し、この電極とリード２０とが
ワイヤ３４にて接続されている。
おける半導体素子１４よりも外側の部分に対して、ワイ
ヤ３４を介して、電気的に接続されている。詳しくは、
半導体素子１４は、基板本体１８との取付面とは反対側
に電極（図示せず）を有し、この電極とリード２０とが
ワイヤ３４にて接続されている。
【００４０】モールド樹脂１６は、半導体素子１４と、
ワイヤ３４と、基板本体１８における半導体素子１４の
取付面と、を覆うように設けられる。
ワイヤ３４と、基板本体１８における半導体素子１４の
取付面と、を覆うように設けられる。
【００４１】本参考例によれば、半導体素子１４が、リ
ード２０に載るようになっており、半導体素子１４より
も外側の部分で、半導体素子１４と電気的に接続され
る。ここで、リード２０における半導体素子１４に敷か
れる長さと、半導体素子１４よりも外側に位置する長さ
とは、ワイヤ３４によるボンディングを妨げない限り問
題とならない。したがって、半導体素子１４とはサイズ
の異なる半導体素子を使用することもできる。その場
合、半導体素子の下に敷かれるリード２０の長さが異な
るようになるだけである。
ード２０に載るようになっており、半導体素子１４より
も外側の部分で、半導体素子１４と電気的に接続され
る。ここで、リード２０における半導体素子１４に敷か
れる長さと、半導体素子１４よりも外側に位置する長さ
とは、ワイヤ３４によるボンディングを妨げない限り問
題とならない。したがって、半導体素子１４とはサイズ
の異なる半導体素子を使用することもできる。その場
合、半導体素子の下に敷かれるリード２０の長さが異な
るようになるだけである。
【００４２】こうして、本参考例によれば、基板１２が
種々のサイズの半導体素子に対応できるので、基板の共
用化を図ることができる。このことは、コスト削減につ
ながる。
種々のサイズの半導体素子に対応できるので、基板の共
用化を図ることができる。このことは、コスト削減につ
ながる。
【００４３】さらに、本参考例の特徴は、基板のサイズ
も変えられる点にある。基板１２は、図２に示す基板５
０が、輪郭５８の位置で切断されたものである。なお、
図１の基板１２は、図２のI−I線断面に対応して示され
ている。
も変えられる点にある。基板１２は、図２に示す基板５
０が、輪郭５８の位置で切断されたものである。なお、
図１の基板１２は、図２のI−I線断面に対応して示され
ている。
【００４４】基板５０は、基板本体５１の一方の面にお
いて外周部から中心部方向に延びる複数のリード５２、
５４を有する。なお、リード５４が切断されて図１に示
すリード２０となる。基板５０には、スルーホール５０
ａが形成されており、スルーホール５０ａ内にハンダ３
０が設けられている。リード５２、５４は幅の広い領域
を有し、この幅の広い領域にスルーホール５０ａが形成
されている。
いて外周部から中心部方向に延びる複数のリード５２、
５４を有する。なお、リード５４が切断されて図１に示
すリード２０となる。基板５０には、スルーホール５０
ａが形成されており、スルーホール５０ａ内にハンダ３
０が設けられている。リード５２、５４は幅の広い領域
を有し、この幅の広い領域にスルーホール５０ａが形成
されている。
【００４５】スルーホール５０ａは、異なる大きさをな
す複数の矩形の輪郭５８、５９（一点鎖線で示す）のい
ずれか上に位置する。なお、輪郭５８の位置で切断され
ると、図１に示す基板１２が得られる。
す複数の矩形の輪郭５８、５９（一点鎖線で示す）のい
ずれか上に位置する。なお、輪郭５８の位置で切断され
ると、図１に示す基板１２が得られる。
【００４６】また、基板５０には、図３（Ａ）に示すよ
うに、リード５２、５４とは反対側面に、導電部２６が
形成されている。この導電部２６は、切断されると図１
に示す基板１２の導電部２６となる。
うに、リード５２、５４とは反対側面に、導電部２６が
形成されている。この導電部２６は、切断されると図１
に示す基板１２の導電部２６となる。
【００４７】本参考例によれば、基板５０を切断すると
きに、複数の切断位置が設定されている。具体的には、
一方の矩形の輪郭５８よりも小さな半導体素子が取り付
けられるときには、この輪郭５８で基板５０を切断する
ことで比較的小さな半導体装置を得ることができる。ま
た、矩形の輪郭５８よりも大きな半導体素子が取り付け
られるときには、輪郭５９で基板５０を切断すること
で、この大きさの半導体素子に対応することができる。
きに、複数の切断位置が設定されている。具体的には、
一方の矩形の輪郭５８よりも小さな半導体素子が取り付
けられるときには、この輪郭５８で基板５０を切断する
ことで比較的小さな半導体装置を得ることができる。ま
た、矩形の輪郭５８よりも大きな半導体素子が取り付け
られるときには、輪郭５９で基板５０を切断すること
で、この大きさの半導体素子に対応することができる。
【００４８】このように、本参考例によれば、基板５０
の大きさを、半導体素子のサイズに対応させて変えられ
るので、基板５０を共用化しても、半導体装置の大きさ
を変えることができる。つまり、小さな半導体素子が使
用されるときには、基板５０を小さくして、半導体装置
のサイズを小さくすることができる。
の大きさを、半導体素子のサイズに対応させて変えられ
るので、基板５０を共用化しても、半導体装置の大きさ
を変えることができる。つまり、小さな半導体素子が使
用されるときには、基板５０を小さくして、半導体装置
のサイズを小さくすることができる。
【００４９】本参考例では、ハンダ３０を省略すること
もできる。その場合、輪郭５９で基板５０が切断される
と、輪郭５８上に位置するスルーホール５０ａがそのま
ま残る。あるいは、基板５０が切断されない場合には、
全てのスルーホール５０ａが残る。そして、完成品とし
ての半導体装置にスルーホール５０ａが残り、このスル
ーホール５０ａは、空気抜きの穴として作用し、リフロ
ー工程等で半導体装置が加熱されても内部の膨張した空
気及び水蒸気を抜くことができる。
もできる。その場合、輪郭５９で基板５０が切断される
と、輪郭５８上に位置するスルーホール５０ａがそのま
ま残る。あるいは、基板５０が切断されない場合には、
全てのスルーホール５０ａが残る。そして、完成品とし
ての半導体装置にスルーホール５０ａが残り、このスル
ーホール５０ａは、空気抜きの穴として作用し、リフロ
ー工程等で半導体装置が加熱されても内部の膨張した空
気及び水蒸気を抜くことができる。
【００５０】次に、図３（Ａ）〜図３（Ｃ）は、本参考
例に係る半導体装置の製造方法を示す図である。まず、
図３（Ａ）に示すように、基板５０の上にステンシル４
２を載せる。
例に係る半導体装置の製造方法を示す図である。まず、
図３（Ａ）に示すように、基板５０の上にステンシル４
２を載せる。
【００５１】ここで、基板本体５１には、複数の貫通孔
３８が形成されている。貫通孔３８は、切断されて図１
に示す切り欠き１８ａとなる。各貫通孔３８を起点とし
て、リード５４と導電部２６とが形成されている。な
お、図２に示すリード５２についても、図３（Ａ）には
図示しないが同様である。また、貫通孔３８の内面には
導電層２８が形成されている。この構成によれば、導電
層２８の表面によってスルーホール５０ａが区画され
る。
３８が形成されている。貫通孔３８は、切断されて図１
に示す切り欠き１８ａとなる。各貫通孔３８を起点とし
て、リード５４と導電部２６とが形成されている。な
お、図２に示すリード５２についても、図３（Ａ）には
図示しないが同様である。また、貫通孔３８の内面には
導電層２８が形成されている。この構成によれば、導電
層２８の表面によってスルーホール５０ａが区画され
る。
【００５２】次に、ステンシル４２の上に、クリーム状
のハンダ３０を載せて、スキージ４４を動かして、ハン
ダ３０をスルーホール５０ａに入れ込む。
のハンダ３０を載せて、スキージ４４を動かして、ハン
ダ３０をスルーホール５０ａに入れ込む。
【００５３】続いて、図３（Ｂ）に示すように、半導体
素子１４を基板５０上に取り付けるとともに電気的な接
続のためのワイヤボンディングを行う。
素子１４を基板５０上に取り付けるとともに電気的な接
続のためのワイヤボンディングを行う。
【００５４】そして、図３（Ｃ）に示すように、モール
ド樹脂１６によって樹脂封止を行う。その後、貫通孔３
８（スルーホール５０ａ）の位置で基板５０を切断すれ
ば、図１に示す複数の半導体装置１０を製造することが
できる。
ド樹脂１６によって樹脂封止を行う。その後、貫通孔３
８（スルーホール５０ａ）の位置で基板５０を切断すれ
ば、図１に示す複数の半導体装置１０を製造することが
できる。
【００５５】この製造方法の詳細は、特開平８−１０７
１６１号公報に記載されているので、ここではこれ以上
の説明を省略する。なお、これとは別に、予め基板１２
を個片にしてから半導体素子１４の取り付け以降の工程
を行ってもよい。
１６１号公報に記載されているので、ここではこれ以上
の説明を省略する。なお、これとは別に、予め基板１２
を個片にしてから半導体素子１４の取り付け以降の工程
を行ってもよい。
【００５６】（実施形態）図４（Ａ）及び図４（Ｂ）
は、本発明の実施形態に係る半導体装置用基板を示す図
であり、それぞれ一方の面及び他方の面を示す。
は、本発明の実施形態に係る半導体装置用基板を示す図
であり、それぞれ一方の面及び他方の面を示す。
【００５７】図４（Ａ）に示すように、基板１１０の基
板本体１１２の一方の面には、外周部から中央部方向に
延びるように放射状にリード１１４が形成されている。
このリード１１４の上には、半導体素子１１９が取り付
けられて、その電極（図示せず）とリード１１４とがワ
イヤボンディング又はフェースダウンボンディングされ
る。
板本体１１２の一方の面には、外周部から中央部方向に
延びるように放射状にリード１１４が形成されている。
このリード１１４の上には、半導体素子１１９が取り付
けられて、その電極（図示せず）とリード１１４とがワ
イヤボンディング又はフェースダウンボンディングされ
る。
【００５８】本実施形態では、リード１１４の上に半導
体素子１１９を載せるようになっているので、半導体素
子１１９のサイズ又は形状を変えても、リード１１４を
そのまま使用することができる。
体素子１１９を載せるようになっているので、半導体素
子１１９のサイズ又は形状を変えても、リード１１４を
そのまま使用することができる。
【００５９】各リード１１４には、中央部側においてス
ルーホール１１４ａが形成されている。スルーホール１
１４ａは、基板本体１１２の両面を電気的に接続する導
電層（図示せず）にて形成されるものであって、この点
については図２に示すスルーホール５０ａと同様のもの
である。
ルーホール１１４ａが形成されている。スルーホール１
１４ａは、基板本体１１２の両面を電気的に接続する導
電層（図示せず）にて形成されるものであって、この点
については図２に示すスルーホール５０ａと同様のもの
である。
【００６０】また、図４（Ｂ）に示すように、基板１１
０の基板本体１１２の他方の面には、複数の導電部１１
６が形成されている。詳しくは、各スルーホール１１４
ａを形成する導電層（図示せず）に導通して配線部１１
８が形成され、各配線部１１８に複数の導電部１１６が
形成されている。こうして、各リード１１４に対応し
て、複数の導電部１１６が電気的に導通するようになっ
ている。しかも、各リード１１４と、これに対応する複
数の導電部１１６とは、基板本体１１２の中央部側にお
いて、導電層（図示せず）を介して電気的に接続されて
いる。
０の基板本体１１２の他方の面には、複数の導電部１１
６が形成されている。詳しくは、各スルーホール１１４
ａを形成する導電層（図示せず）に導通して配線部１１
８が形成され、各配線部１１８に複数の導電部１１６が
形成されている。こうして、各リード１１４に対応し
て、複数の導電部１１６が電気的に導通するようになっ
ている。しかも、各リード１１４と、これに対応する複
数の導電部１１６とは、基板本体１１２の中央部側にお
いて、導電層（図示せず）を介して電気的に接続されて
いる。
【００６１】導電層１１６には、ハンダボール等が設け
られて外部端子が構成される。本実施形態によれば、各
リード１１４に対応して複数の導電部１１６が設けられ
ているので、いずれかの導電部１１６を選択して外部端
子を形成することができる。また、図４（Ｂ）に示すよ
うに、半導体素子１１９の外形が、各リード１１４に対
応するいずれかの導電部１１６よりも内側に位置する場
合には、その導電部１１６の内側で基板本体１１２を切
断することができる。本実施形態では、基板本体１１２
の中央部側で、リード１１４と導電部１１６とが電気的
に接続されているので、その外側であれば基板本体１１
２を切断しても両者間の導通を切らずにすむ。こうし
て、種々のサイズ及び形状の半導体素子に対応して、製
造しようとする半導体装置の大きさをできるだけ小さく
することができる。
られて外部端子が構成される。本実施形態によれば、各
リード１１４に対応して複数の導電部１１６が設けられ
ているので、いずれかの導電部１１６を選択して外部端
子を形成することができる。また、図４（Ｂ）に示すよ
うに、半導体素子１１９の外形が、各リード１１４に対
応するいずれかの導電部１１６よりも内側に位置する場
合には、その導電部１１６の内側で基板本体１１２を切
断することができる。本実施形態では、基板本体１１２
の中央部側で、リード１１４と導電部１１６とが電気的
に接続されているので、その外側であれば基板本体１１
２を切断しても両者間の導通を切らずにすむ。こうし
て、種々のサイズ及び形状の半導体素子に対応して、製
造しようとする半導体装置の大きさをできるだけ小さく
することができる。
【００６２】例えば、図５（Ａ）に示すように、基板１
１０には、小さなサイズの半導体素子１２０、あるいは
大きなサイズの半導体素子１２２のいずれであっても取
り付けることができる。そして、小さなサイズの半導体
素子１２０を基板１１０に取り付けた場合には、図５
（Ｂ）に示すように、ハンダボール１２４の外側で基板
１１０を切断することで、小型の半導体装置を得ること
ができる。
１０には、小さなサイズの半導体素子１２０、あるいは
大きなサイズの半導体素子１２２のいずれであっても取
り付けることができる。そして、小さなサイズの半導体
素子１２０を基板１１０に取り付けた場合には、図５
（Ｂ）に示すように、ハンダボール１２４の外側で基板
１１０を切断することで、小型の半導体装置を得ること
ができる。
【００６３】（第２参考例）
図６（Ａ）及び図６（Ｂ）は、本発明の第２参考例に係
る半導体装置用基板を示す図であり、それぞれ一方の面
及び他方の面を示す。図６（Ａ）において、基板１３０
の基板本体１３２に形成される少なくとも一つのリード
１３４の一部に半導体素子（図示せず）が載せられて、
この半導体素子の電極とリード１３４とが電気的に接続
される。
る半導体装置用基板を示す図であり、それぞれ一方の面
及び他方の面を示す。図６（Ａ）において、基板１３０
の基板本体１３２に形成される少なくとも一つのリード
１３４の一部に半導体素子（図示せず）が載せられて、
この半導体素子の電極とリード１３４とが電気的に接続
される。
【００６４】本参考例は、図６（Ａ）に示す各リード１
３４について、図６（Ｂ）に示すように複数の導電部１
３６が形成されることを特徴とする。なお、図６（Ｂ）
には、いくつかの導電部１３６のみを示してあり、残り
を省略してある。
３４について、図６（Ｂ）に示すように複数の導電部１
３６が形成されることを特徴とする。なお、図６（Ｂ）
には、いくつかの導電部１３６のみを示してあり、残り
を省略してある。
【００６５】各リード１３４には、複数のスルーホール
１３４ａが形成されている。各スルーホール１３４ａ
は、基板本体１３２に形成された貫通孔（図示せず）上
の導電層（図示せず）の表面にて形成されている。そし
て、基板本体１３２の一方の面に形成されたリード１３
４は、スルーホール１３４ａを形成する導電層を通し
て、他方の面に形成された導電部１３６と電気的に接続
されている。また、各導電部１３６に対応してスルーホ
ール１３４ａが形成されていうる。
１３４ａが形成されている。各スルーホール１３４ａ
は、基板本体１３２に形成された貫通孔（図示せず）上
の導電層（図示せず）の表面にて形成されている。そし
て、基板本体１３２の一方の面に形成されたリード１３
４は、スルーホール１３４ａを形成する導電層を通し
て、他方の面に形成された導電部１３６と電気的に接続
されている。また、各導電部１３６に対応してスルーホ
ール１３４ａが形成されていうる。
【００６６】そして、各リード１３４について、複数の
導電部１３６が設けられているので、いずれかの導電部
１３６を選択して、基板本体１３２を切断することがで
きる。例えば、図６（Ａ）及び図６（Ｂ）に、４つの矩
形の一点鎖線で示す位置のうちいずれかを選択して、基
板本体１３２を切断することができる。
導電部１３６が設けられているので、いずれかの導電部
１３６を選択して、基板本体１３２を切断することがで
きる。例えば、図６（Ａ）及び図６（Ｂ）に、４つの矩
形の一点鎖線で示す位置のうちいずれかを選択して、基
板本体１３２を切断することができる。
【００６７】本参考例によれば、取り付けられる半導体
素子のサイズにより切断位置を変えることができる。そ
して、小さい半導体素子に対応して小型の半導体装置を
得ることができ、大きい半導体素子に対応した半導体素
子を得ることもできる。また、基板１３０が切断されて
も各リード１３４に対応して複数の導電部１３６が残る
場合には、いずれかの導電部１３６を選択して、ハンダ
ボールを形成する位置を変えることができる。
素子のサイズにより切断位置を変えることができる。そ
して、小さい半導体素子に対応して小型の半導体装置を
得ることができ、大きい半導体素子に対応した半導体素
子を得ることもできる。また、基板１３０が切断されて
も各リード１３４に対応して複数の導電部１３６が残る
場合には、いずれかの導電部１３６を選択して、ハンダ
ボールを形成する位置を変えることができる。
【００６８】（第３参考例）
図７（Ａ）〜図７（Ｃ）は、本発明の第３参考例に係る
半導体装置の製造方法を示す図である。
半導体装置の製造方法を示す図である。
【００６９】まず、図７（Ａ）に示すように、半導体装
置用の基板１５０を用意する。基板１５０は、上記いず
れの参考例及び発明の実施形態に係る基板であってもよ
く、複数のリード１５２及び複数の導電部１５４を有す
る。
置用の基板１５０を用意する。基板１５０は、上記いず
れの参考例及び発明の実施形態に係る基板であってもよ
く、複数のリード１５２及び複数の導電部１５４を有す
る。
【００７０】次に、図７（Ｂ）に示すように、基板１５
０のリード１５２上に絶縁性接着剤１５６を設ける。な
お、絶縁性接着剤１５６は、液状のものであってもテー
プ状のものであってもよい。そして、絶縁性接着剤１５
６の上に、半導体素子１５８をフェースダウン方式で載
せる。すなわち、半導体素子１５８の電極上に、導電性
接合部材としてのハンダバンプ１６０を予め設けてお
き、ハンダバンプ１６０をリード１５２に対向させて半
導体素子１５８を載せる。
０のリード１５２上に絶縁性接着剤１５６を設ける。な
お、絶縁性接着剤１５６は、液状のものであってもテー
プ状のものであってもよい。そして、絶縁性接着剤１５
６の上に、半導体素子１５８をフェースダウン方式で載
せる。すなわち、半導体素子１５８の電極上に、導電性
接合部材としてのハンダバンプ１６０を予め設けてお
き、ハンダバンプ１６０をリード１５２に対向させて半
導体素子１５８を載せる。
【００７１】そして、半導体装置１５８及び基板１５０
の少なくともいずれか一方を、他方に向けて加圧する。
このときの圧力は、５ｋｇ／ｍｍ２程度以上が好まし
い。また、この加圧と同時に、絶縁性接着剤１５６を加
熱する。そのときの温度は、絶縁性接着剤１５６が溶け
て、ハンダバンプ１６０が溶けない温度（５０〜２００
℃程度）とする。
の少なくともいずれか一方を、他方に向けて加圧する。
このときの圧力は、５ｋｇ／ｍｍ２程度以上が好まし
い。また、この加圧と同時に、絶縁性接着剤１５６を加
熱する。そのときの温度は、絶縁性接着剤１５６が溶け
て、ハンダバンプ１６０が溶けない温度（５０〜２００
℃程度）とする。
【００７２】こうすることで、図７（Ｃ）に示すよう
に、ハンダバンプ１６０が、絶縁性接着剤１５６内に入
り込んでリード１５２に接触する。そして、リフロー工
程で、ハンダバンプ１６０を溶融温度（２００〜２５０
℃程度）まで加熱して溶かしてリード１５２に接合す
る。その後、導電部１５４に、図示しないハンダバンプ
を設けて外部端子を形成すれば、半導体装置を得ること
ができる。
に、ハンダバンプ１６０が、絶縁性接着剤１５６内に入
り込んでリード１５２に接触する。そして、リフロー工
程で、ハンダバンプ１６０を溶融温度（２００〜２５０
℃程度）まで加熱して溶かしてリード１５２に接合す
る。その後、導電部１５４に、図示しないハンダバンプ
を設けて外部端子を形成すれば、半導体装置を得ること
ができる。
【００７３】本参考例によれば、半導体素子１５８を位
置合わせして絶縁性接着剤１５６上に載せるので、その
位置を一時的に保持することができる。そして、位置が
保持された状態でリフロー工程に移ることができる。ま
た、絶縁性接着剤１５６は、半導体素子１５８を一時的
に保持するのみならず、ハンダバンプ１６０がリード１
５２に接合された後には、モールディング樹脂として機
能する。したがって、本参考例によれば、ボンディング
を行ってから樹脂封止するよりも、工程を減らしてコス
トを削減することができる。
置合わせして絶縁性接着剤１５６上に載せるので、その
位置を一時的に保持することができる。そして、位置が
保持された状態でリフロー工程に移ることができる。ま
た、絶縁性接着剤１５６は、半導体素子１５８を一時的
に保持するのみならず、ハンダバンプ１６０がリード１
５２に接合された後には、モールディング樹脂として機
能する。したがって、本参考例によれば、ボンディング
を行ってから樹脂封止するよりも、工程を減らしてコス
トを削減することができる。
【００７４】図８には、本発明を適用した半導体装置１
１００を実装した回路基板１０００が示されている。回
路基板には例えばガラスエポキシ基板等の有機系基板を
用いることが一般的である。回路基板には例えば銅から
なる配線パターンが所望の回路となるように形成されて
いて、それらの配線パターンと半導体装置のバンプとを
機械的に接続することでそれらの電気的導通を図る。
１００を実装した回路基板１０００が示されている。回
路基板には例えばガラスエポキシ基板等の有機系基板を
用いることが一般的である。回路基板には例えば銅から
なる配線パターンが所望の回路となるように形成されて
いて、それらの配線パターンと半導体装置のバンプとを
機械的に接続することでそれらの電気的導通を図る。
【００７５】そして、この回路基板１０００を備える電
子機器として、図９には、ノート型パーソナルコンピュ
ータ１２００が示されている。
子機器として、図９には、ノート型パーソナルコンピュ
ータ１２００が示されている。
【００７６】なお、上記本発明を応用して、半導体装置
と同様に多数のバンプを必要とする面実装用の電子部品
（能動部品か受動部品かを問わない）を製造することも
できる。電子部品として、例えば、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
と同様に多数のバンプを必要とする面実装用の電子部品
（能動部品か受動部品かを問わない）を製造することも
できる。電子部品として、例えば、抵抗器、コンデン
サ、コイル、発振器、フィルタ、温度センサ、サーミス
タ、バリスタ、ボリューム又はヒューズなどがある。
【００７７】
【図１】図１は、本発明の第１参考例に係る半導体装置
を示す図である。
を示す図である。
【図２】図２は、本参考例に係る半導体装置に使用され
る基板を示す図である。
る基板を示す図である。
【図３】図３（Ａ）〜図３（Ｃ）は、本参考例に係る半
導体装置の製造方法を示す図である。
導体装置の製造方法を示す図である。
【図４】図４（Ａ）及び図４（Ｂ）は、本発明の実施形
態に係る半導体装置用基板を示す図であり、それぞれ一
方の面及び他方の面を示す。
態に係る半導体装置用基板を示す図であり、それぞれ一
方の面及び他方の面を示す。
【図５】図５（Ａ）及び図５（Ｂ）は、実施形態におい
て基板を切断できることを説明する図である。
て基板を切断できることを説明する図である。
【図６】図６（Ａ）及び図６（Ｂ）は、本発明の第２参
考例に係る半導体装置用基板を示す図であり、それぞれ
一方の面及び他方の面を示す。
考例に係る半導体装置用基板を示す図であり、それぞれ
一方の面及び他方の面を示す。
【図７】図７（Ａ）〜図７（Ｃ）は、本発明の第３参考
例に係る半導体装置の製造方法を示す図である。
例に係る半導体装置の製造方法を示す図である。
【図８】図８は、本発明を適用した半導体装置を実装し
た回路基板を示す図である。
た回路基板を示す図である。
【図９】図９は、本発明に係る電子機器を示す図であ
る。
る。
１０ 半導体装置
１２、５０ 基板
１４ 半導体素子
１８、５１ 基板本体
２０、５４ リード
２６ 導電部
２８ 導電層
３０ ハンダ
３４ ワイヤ
３８ 貫通孔
５０ａ スルーホール
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
Claims (7)
- 【請求項１】 複数の貫通孔を有する基板本体と、 前記基板本体の第１の面に形成された複数のリードと、 前記第１の面とは反対側の第２の面に形成された複数の
配線と、を含む半導体装置用基板において、 前記第２の面に形成された前記複数の配線の各々は、 前記貫通孔を介して前記リードと電気的に接続された第
１の導電部と、 前記第１の導電部と電気的に接続された第2の導電部
と、を含み、 前記第２の導電部は、前記基板本体を切断することによ
り半導体装置を形成する際の切断線に対し、前記基板本
体の外周側に配置され、 前記第１の導電部および前記貫通孔は、前記切断線に対
し、前記基板本体の中央側に配置される、半導体装置用
基板。 - 【請求項２】 請求項１記載の半導体装置用基板におい
て、 それぞれの前記リードは、前記基板本体の外周部から中
央部方向に延びるように形成されてなる半導体装置用基
板。 - 【請求項３】 電極を有する半導体素子と、 半導体装置用基板と、を含む半導体装置において、 前記半導体装置用基板は、 複数の貫通孔を有する基板本体と、 前記基板本体の第１の面に形成された複数のリードと、 前記第１の面とは反対側の第２の面に形成された複数の
配線と、を含み、 前記第２の面に形成された前記複数の配線の各々は、 前記貫通孔を介して前記リードと電気的に接続された第
１の導電部と、 前記第１の導電部と電気的に接続された第2の導電部
と、を含み、 前記第２の導電部は、前記基板本体を切断することによ
り半導体装置を形成する際の切断線に対し、前記基板本
体の外周側に配置され、 前記第１の導電部および前記貫通孔は、前記切断線に対
し、前記基板本体の中央側に配置される、半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、 それぞれの前記リードは、前記基板本体の外周部から中
央部方向に延びるように形成されてなる半導体装置。 - 【請求項５】 ａ）電極を有する半導体素子を用意する
工程と、 ｂ）半導体装置用基板を用意する工程であって、 前記半導体装置用基板は、 複数の貫通孔を有する基板本体と、 前記基板本体の第１の面に形成された複数のリードと、 前記第１の面とは反対側の第２の面に形成された複数の
配線と、 を含み、 前記第２の面に形成された前記複数の配線の各々は、 前記貫通孔を介して前記リードと電気的に接続された第
１の導電部と、 前記第１の導電部と電気的に接続された第2の導電部
と、 を含み、 前記第２の導電部は、前記基板本体を切断することによ
り半導体装置を形成する際の切断線に対し、前記基板本
体の外周側に配置され、 前記第１の導電部および前記貫通孔は、前記切断線に対
し、前記基板本体の中央側に配置されてなる、前記半導
体装置用基板を用意する工程と、 ｃ）前記半導体装置用基板に前記半導体素子を載置する
工程と、 ｄ）前記半導体素子の前記電極と、前記半導体装置用基
板の前記リードとを電気的に接続する工程と、 ｅ）前記半導体装置用基板を前記切断線に基づいて切断
する工程と、を含む半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 それぞれの前記リードは、前記基板本体の外周部から中
央部方向に延びるように形成されてなる半導体装置の製
造方法。 - 【請求項７】 請求項３又は請求項４記載の半導体装置
が実装された回路基板を有する電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05135998A JP3509532B2 (ja) | 1998-02-17 | 1998-02-17 | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 |
| US09/245,288 US20020030272A1 (en) | 1998-02-17 | 1999-02-05 | Semiconductor apparatus substrate, semiconductor apparatus, and method of manufacturing thereof and electronic apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05135998A JP3509532B2 (ja) | 1998-02-17 | 1998-02-17 | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11233685A JPH11233685A (ja) | 1999-08-27 |
| JP3509532B2 true JP3509532B2 (ja) | 2004-03-22 |
Family
ID=12884751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05135998A Expired - Fee Related JP3509532B2 (ja) | 1998-02-17 | 1998-02-17 | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020030272A1 (ja) |
| JP (1) | JP3509532B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6867491B2 (en) * | 2001-12-19 | 2005-03-15 | Intel Corporation | Metal core integrated circuit package with electrically isolated regions and associated methods |
| JP4909712B2 (ja) * | 2006-11-13 | 2012-04-04 | 日立オートモティブシステムズ株式会社 | 電力変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970011620B1 (ko) * | 1991-05-23 | 1997-07-12 | 모토로라 인코포레이티드 | 집적회로 칩 캐리어 |
| US5808872A (en) * | 1994-11-15 | 1998-09-15 | Nippon Steel Corporation | Semiconductor package and method of mounting the same on circuit board |
| US5637916A (en) * | 1996-02-02 | 1997-06-10 | National Semiconductor Corporation | Carrier based IC packaging arrangement |
| US5864092A (en) * | 1996-05-16 | 1999-01-26 | Sawtek Inc. | Leadless ceramic chip carrier crosstalk suppression apparatus |
-
1998
- 1998-02-17 JP JP05135998A patent/JP3509532B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-05 US US09/245,288 patent/US20020030272A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11233685A (ja) | 1999-08-27 |
| US20020030272A1 (en) | 2002-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4729244B2 (ja) | 半導体デバイス用非モールドパッケージ | |
| US6028358A (en) | Package for a semiconductor device and a semiconductor device | |
| US5519936A (en) | Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| US5610442A (en) | Semiconductor device package fabrication method and apparatus | |
| US5773884A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| US6256877B1 (en) | Method for transforming a substrate with edge contacts into a ball grid array | |
| US8154124B2 (en) | Semiconductor device having a chip-size package | |
| US5633533A (en) | Electronic package with thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto | |
| WO2001026147A1 (fr) | Dispositif a semi-conducteur, son procede de fabrication, carte de circuit imprime et dispositif electronique | |
| JP3512169B2 (ja) | マルチチップ半導体モジュール及びその製造方法 | |
| US7498195B2 (en) | Multi-chip semiconductor connector assembly method | |
| JP2001298115A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| US6483184B2 (en) | Semiconductor apparatus substrate, semiconductor apparatus, and method of manufacturing thereof and electronic apparatus | |
| KR100271676B1 (ko) | 반도체장치용패키지및반도체장치와그들의제조방법 | |
| JP2001168233A (ja) | 多重回線グリッド・アレイ・パッケージ | |
| US6890796B1 (en) | Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected | |
| JP3509532B2 (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 | |
| US6963129B1 (en) | Multi-chip package having a contiguous heat spreader assembly | |
| JP4038021B2 (ja) | 半導体装置の製造方法 | |
| US6291893B1 (en) | Power semiconductor device for “flip-chip” connections | |
| US20040080034A1 (en) | Area array semiconductor device and electronic circuit board utilizing the same | |
| JPH11297752A (ja) | 半導体チップの実装構造、およびこの実装構造を有する半導体装置 | |
| US6645794B2 (en) | Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding | |
| JP3398556B2 (ja) | 半導体装置の製造方法 | |
| JP3258564B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031209 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031222 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090109 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100109 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |