JPH09283564A - 半導体接合構造 - Google Patents

半導体接合構造

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JPH09283564A
JPH09283564A JP8093831A JP9383196A JPH09283564A JP H09283564 A JPH09283564 A JP H09283564A JP 8093831 A JP8093831 A JP 8093831A JP 9383196 A JP9383196 A JP 9383196A JP H09283564 A JPH09283564 A JP H09283564A
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semiconductor element
semiconductor
wiring
alignment
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Fumio Yuki
文夫 結城
Takeshi Kato
猛 加藤
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Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【課題】 半導体素子と配線基板の電極を好適に接続す
る。 【解決手段】 少なくとも４隅に配置されたアライメン
ト用溝１０７と複数の第３のバンプ１０６を有する半導
体素子１０２と、前記半導体素子１０２に整合する少な
くとも４つの第１のバンプ１０４と複数の第２のバンプ
１０５を有する配線基板１０３を備え、前記第１のバン
プ１０４上に前記半導体素子１０２のアライメント用溝
１０７を嵌合させることにより、前記第２のバンプ１０
５と前記第３のバンプ１０６を接合させる。 【効果】 （１）半導体接合構造の低コスト化、（２）
半導体素子の基板への接続リペア性の向上、及び（３）
バンプ接合の機械的信頼性の向上が図れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子と配線
基板の電極を接合する半導体接合構造に関する。
【０００２】
【従来の技術】近年、半導体素子の高速化や信号線数の
増加により、CSP(Chip Size Package)のベアチップ実装
に見られるようにマイクロバンプ接合の要求が高まって
いる。また従来、Pb/Sn半田バンプを用いた実装では、
フラックスを用いて半田バンプをリフローし、素子と基
板の電極をセルフアライメントにより接合していた。し
かし最近、フラックスの成分やPbの環境への悪影響を考
慮し、フラックスレス・Pbフリーの実装が要求されてい
る。さらに、生産性の向上や製品コストの低減も重要で
ある。
【０００３】従来の半導体素子と基板の電極をバンプに
より接合する半導体接合構造は、第4回MES91(SHM),199
1.に記載されているものが知られている。
【０００４】素子と基板の電極の接合は、半導体素子上
のAuバンプ上部に形成しているIn合金で行われる。接合
構造の主要寸法は、バンプ高さ15μｍ、バンプピッチ80
μｍ、バンプパッド56μｍ□、である。実装手順は、ま
ず、素子と基板の電極をカメラを用いて位置合わせを行
う。次に、素子をIn合金の融点以下(130℃)で圧着し仮
接続する。そして、電気的導通試験後、樹脂をコーティ
ングする。不良チップは、樹脂コーティング前に交換す
る。コーティング樹脂には、エポキシを用いている。
【０００５】
【発明が解決しようとする課題】上記従来の半導体接続
構造には以下の問題があった。
【０００６】(1)半導体素子と基板電極とのセルフアラ
イメント接合について配慮が足りなかった。半導体素子
と配線基板の電極の位置合わせに、TVカメラを用いるこ
とは、工程が増えることになる。つまり、半導体基板の
電極と配線基板の電極を別々のTVカメラでモニタし、そ
の画像を重ね・位置合わせを行う作業とそれを移動させ
る作業が必要になる。更に、位置合わせの作業は、位置
良否の判断が必要となるため、マニュアル作業となる。
また、TVカメラモニタシステムと素子搬送機構を保有す
る装置が必要になり、設備投資が増大する。
【０００７】これらは、基板接合生産性の低下と設備投
資の増加から、製品コスト増加の原因となる。
【０００８】以上から、上記半導体接合構造は、製品コ
ストが高い問題があった。
【０００９】(2)半導体素子と配線基板電極をバンプに
より接合し、樹脂封止した半導体接合構造のリペア性に
ついて配慮が足りなかった。半導体素子と基板の電極を
バンプで仮接続し、電気的導通試験による不良素子を交
換後、樹脂をコーティングすることは、樹脂コーティン
グ後の素子不良への対応が困難である。また、仮に、樹
脂コーティング後、不良素子を除去しても、良品素子の
再搭載が困難である。つまり、In半田の酸化が激しいた
め正常な半田接合ができない。また、エポキシ樹脂の除
去が難しく、バンプと残った樹脂が接触し電極と密着で
きず接続不良が発生する可能性が大きい。
【００１０】以上から上記半導体接合構造は、樹脂封止
後のリペア性が悪いという問題があった。
【００１１】本発明の第１の目的は、上記問題(1)を解
決するために、半導体接合構造の製品コスト低減が可能
な半導体接合構造を提供することにある。
【００１２】本発明の第２の目的は、上記問題(2)を解
決するために、半導体素子の基板への接続リペア性の向
上、且つ機械的信頼性に優れた接合が可能な半導体接合
構造を提供することにある。
【００１３】
【課題を解決するための手段】上記第１の目的を達成す
るため、本発明は、少なくとも４隅に配置されたアライ
メント用溝と複数の配線電極を有する半導体素子と、前
記半導体素子のアライメント用溝と配線電極に整合する
少なくとも４つのアライメント用電極と複数の配線電極
を有する配線基板と、前記半導体素子の配線電極と前記
配線基板の配線電極をアライメントするための前記配線
電極のアライメント用電極上に配置された第１のバンプ
と、前記配線基板の配線電極上に配置された複数の第２
のバンプと、前記半導体素子の配線電極上に配置された
複数の第３のバンプとを有し、前記第１のバンプ上に前
記半導体素子のアライメント用溝を嵌合させることによ
り、前記第２のバンプと前記第３のバンプが接合されて
成るものである。
【００１４】また、前記第１のバンプ高さは、前記第２
のバンプ高さと前記半導体素子のアライメント用溝深さ
との和以上から成るものである。
【００１５】本発明は、上記第２の目的を達成するた
め、前記第１のバンプ、第２のバンプ、第３のバンプの
融点Ｔ１、Ｔ２、Ｔ３を、Ｔ２＞Ｔ３≧Ｔ１に設定し、
温度階層を設けて成るものである。
【００１６】また、前記第１のバンプは、半導体素子の
アライメント用溝上の絶縁層と変形・接触して成るもの
である。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
により説明する。
【００１８】図１は本発明による第１実施の形態の半導
体接合構造の断面図である。図２（ａ）は本発明による
第１実施の形態の半導体接合構造の素子剥離断面図であ
る。図２（ｂ）は本発明による第１実施の形態の半導体
接合構造の素子再接合断面図である。
【００１９】図１において、半導体接合構造１０１は、
半導体素子１０２と、配線基板１０３と、第１のバンプ
１０４と、第２のバンプ１０５と、第３のバンプ１０６
を備えている。
【００２０】半導体素子１０２には、第２のバンプ１０
５と第３のバンプ１０６を位置合わせするためのアライ
メント用溝１０７、および基板１０３と電気的な接続を
行うための第３のバンプ１０６が形成されている。基板
１０３には、第２のバンプ１０５と第３のバンプ１０６
を位置合わせするための第１のバンプ１０４、および半
導体素子１０２と電気的な接続を行うための第２のバン
プ１０５が形成されている。半導体素子１０２の第３の
バンプ１０６と基板１０３の第２のバンプ１０５は、ア
ライメント用溝１０７に第１のバンプ１０４を嵌合させ
ることにより位置合わせが完了する。第１のバンプ１０
４とアライメント用溝１０７は、半導体素子１０２の４
隅に対応する位置に配置している。
【００２１】図２（ａ）において、基板１０３と電気的
に接続した半導体素子１０２を不良のため交換する際、
第３バンプの溶融温度まで加熱し、半導体素子１０２を
剥離する。剥離後、基板１０３上の第１のバンプ１０４
は、半導体素子１０２搭載時に接触していたアライメン
ト用溝１０７の形状を維持している。第２のバンプ１０
５頂点には、第３のバンプ１０６の接合剥離残さが生じ
る。
【００２２】図２（ｂ）において、不良交換のために半
導体素子１０２を剥離した基板１０３に、新しい半導体
素子１０２を搭載する際、アライメント用溝１０７の形
状を維持している第１バンプにアライメント用溝１０７
を嵌合させることにより第２のバンプ１０５と第３のバ
ンプ１０６の位置合わせが完了する。第２のバンプ１０
５と第３のバンプ１０６の接合についても、第２のバン
プ１０５頂点に第３のバンプ１０６の残さがあるが、第
２のバンプ１０５表面を活性化処理することにより第３
のバンプ１０６との接合が可能となる。
【００２３】半導体素子１０２は、大きさが１０ｍｍ□
の単結晶Ｓｉから成る。半導体素子１０２には、メモリ
や論理集積回路、回路の電源などの配線が形成されてい
る。配線電極１０８は、ＡｌまたはＣｕから成る。半導
体素子１０２上に形成されているアライメント用溝１０
７は、異方性エッチングにより加工されており、大きさ
１００μｍ□、深さ２０μｍである。アライメント用溝
１０７表面には、電極１０８がなく、絶縁層１０９が現
れている。バンプピッチは、２００μｍである。 基板
１０３は、大きさが１２ｍｍ□の単結晶Ｓｉまたはポリ
イミド基板から成る。基板１０３上に形成されている配
線電極１０８は、ＡｌまたはＣｕから成る。 第１のバ
ンプ１０４は、Ｉｎ−ＳｎまたはＳｎ−Ｂｉの低温半田
から成る。バンプ径は１２０μｍ、高さ１２０μｍであ
る。バンプ形成方法は、ホトリソグラフィーによる選択
的な蒸着である。
【００２４】第２のバンプ１０５は、ＡｕまたはＣｕな
どの金属からなる。バンプ径は１００μｍ、高さが８０
μｍである。バンプ形成方法は、ホトリソグラフィーに
よる選択的なメッキである。
【００２５】第３のバンプ１０６は、Ｓｎ半田から成
る。バンプ径は１００μｍ、高さが２０μｍである。バ
ンプ形成方法は、ホトリソグラフィーによる選択的なメ
ッキまたは蒸着である。
【００２６】本第１実施の形態の半導体接合構造の作成
方法を図３を用いて説明する。まず、ステップ３１で、
半導体素子１０２および基板１０３の電極１０８表面を
Ａｒイオンの照射によりクリーニングする。次に、ステ
ップ３２で、半導体素子１０２を基板１０３に搭載す
る。搭載は、基板１０３の第１のバンプ１０４上に半導
体素子１０２のアライメント用溝１０７を嵌合させて行
う。そして、ステップ３３で、加圧後、第２のバンプ１
０５または第１のバンプ１０４が溶融する温度まで加熱
し、第２のバンプ１０５と第３のバンプ１０６を接合さ
せ、半導体接合構造１０１が完成する。ステップ３４
は、半導体素子１０２の不良が発見された場合に行う工
程である。第３のバンプ１０６が溶融する温度まで加熱
後、半導体素子１０２を剥離する。その後、最初の工程
に戻り、順次接合工程まで行う。これにより、リペア後
の半導体接合構造１０１が完成する。
【００２７】本第１実施の形態によれば、少なくとも４
隅に配置されたアライメント用溝と複数の配線電極を有
する半導体素子と、半導体素子のアライメント用溝と配
線電極に整合する少なくとも４つのアライメント用電極
と複数の配線電極を有する配線基板と、半導体素子の配
線電極と配線基板の配線電極をアライメントするための
配線電極のアライメント用電極上に配置された第１のバ
ンプと、配線基板の配線電極上に配置された複数の第２
のバンプと、半導体素子の配線電極上に配置された複数
の第３のバンプとを有し、第１のバンプ上に前記半導体
素子のアライメント用溝を嵌合させることにより、第２
のバンプと第３のバンプが接合されるので、無調整で第
２のバンプと第３のバンプを位置合わせできる。この結
果、位置合わせ用のTVカメラや複雑な搬送機構を必要と
する装置が不要になるので、設備投資が削減でき、製品
コスト増加を防止できる。
【００２８】また、第１のバンプ高さ(120μｍ)は、第
２のバンプ高さ(80μｍ)と半導体素子のアライメント用
溝深さ(20μｍ)との和以上にすることにより、半導体素
子の基板搭載において第２のバンプと半導体素子の間に
ギャップ(20μｍ)が発生するため第１のバンプと半導体
素子が不接触になることがなく、アライメント用溝に第
１のバンプを嵌合することができる。つまり、半導体基
板の電極と配線基板の電極を別々のTVカメラでモニタ
し、その画像を重ね・位置合わせを行う作業とそれを移
動させる作業および位置良否の判定が不要となるため、
生産性が向上し製品コストの低減が可能である。
【００２９】さらに、第１のバンプ(Sn-Bi)、第２のバ
ンプ(Au)、第３のバンプ(Sn)の融点Ｔ１(138.5℃)、Ｔ
２(1063℃)、Ｔ３(232℃)を、Ｔ２＞Ｔ３≧Ｔ１に設定
し、温度階層を設けることにより、不良半導体素子の剥
離・交換工程において発生する、基板電極上のバンプの
変形によるバンプ高さの大きなバラツキを防止できる。
つまり、バンプ高さバラツキによる接続不良を回避でき
るため、不良半導体素子交換後も初期接合と同様にバン
プ接合が可能であり、リペア性を向上できる。
【００３０】また、第１のバンプは、半導体素子のアラ
イメント用溝上の絶縁層で変形・接触することにより、
不良半導体素子の剥離・交換工程において発生する第１
のバンプの破断を防止できる。つまり、第１のバンプを
半導体素子のアライメント用溝に嵌合し第２と第３のバ
ンプを加熱接合しても、アライメント用溝には電極が形
成されていないため第１のバンプとアライメント用溝に
は金属間の接合が発生しない。そのため、半導体素子を
剥離する際、第１のバンプとアライメント用溝は容易に
剥離しバンプの接続原型を維持することができるので、
半導体素子再搭載においても、初期の接合と同様にアラ
イメント可能である。
【００３１】上記第１実施の形態によれば、半導体接合
構造の製品コストの低減を可能にする効果がある。ま
た、半導体素子の基板への接続リペア性を向上させ、且
つ機械的信頼性に優れた接合を可能にする効果がある。
【００３２】図４は本発明による第２実施の形態の半導
体接合構造の断面図である。マルチチップモジュール２
１０は、半導体素子２０２、配線基板２０３、第１のバ
ンプ２０４、第２のバンプ２０５、第３のバンプ２０６
を有する半導体接合構造２０１と、フレーム２１３、リ
ード端子２１４、ベース２１２を有するパッケージ２１
１とキャップ２１５とワイヤ配線２１６と放熱フィン２
１７を備えている。
【００３３】半導体素子２０２には、第２のバンプ２０
４と第３のバンプ２０５を位置合わせするためのアライ
メント用溝２０７、および基板２０３と電気的な接続を
行うための第３のバンプ２０６が形成されている。基板
２０３には、第２のバンプ２０５と第３のバンプ２０６
を位置合わせするための第１のバンプ２０４、および半
導体素子２０２と電気的な接続を行うための第２のバン
プ２０５が形成されている。半導体素子２０２の第３の
バンプ２０６と基板２０３の第２のバンプ２０５は、ア
ライメント用溝２０７に第１のバンプ２０４を嵌合させ
ることにより位置合わせが完了する。第１のバンプ２０
４とアライメント用溝２０７は、半導体素子２０２の４
隅に対応する位置に配置している。
【００３４】半導体接合構造２０１は、１つの基板２０
３に対し、４つの半導体素子２０２が搭載されている。
【００３５】パッケージ２１１には、半導体接合構造２
０１が搭載され、キャップ２１５により封止されてい
る。半導体接合構造２０１の電気信号はワイヤ配線２１
６とリード端子２１４を経て外部へ取り出される。半導
体素子２０２の発熱は、ベース２１２を通して放熱フィ
ン２１７により外部へ逃がしている。
【００３６】半導体接合構造２０１の各部品は、基本的
に第１実施の形態と同じである。
【００３７】基板２０３は、大きさが２４ｍｍ□の単結
晶Ｓｉまたはポリイミド基板１０３から成る。基板２０
３上に形成されている配線電極２０８は、ＡｌまたはＣ
ｕから成る。
【００３８】パッケージ２１１は、セラミック製のベー
ス２１２とコバール合金製のフレーム２１３とリード端
子２１４から成る。
【００３９】キャップ２１５は、フレーム２１３と熱膨
張係数が等しいコバール合金から成る。
【００４０】ワイヤ配線２１６は、φ２５μｍのＡｕか
ら成る。
【００４１】放熱フィン２１７は、熱伝導率の良いＡｌ
から成る。
【００４２】本第２実施の形態によれば、第１のバンプ
上に前記半導体素子のアライメント用溝を嵌合させ、第
２のバンプと第３のバンプを接合させることにより、無
調整で第２のバンプと第３のバンプを位置合わせできる
ため、基板１つに対し、半導体素子を４つ搭載しても、
同時に加熱接合工程を行うことができ、接合工程時間の
削減から製品コストの低減が可能である。
【００４３】上記第２実施の形態によれば、第１実施の
形態の効果に加え、半導体接合構造のマルチチップ接合
における製品コストの低減を可能にする効果がある。
【００４４】
【発明の効果】本発明によれば以下の効果がある。
【００４５】(1)第１のバンプ上に前記半導体素子のア
ライメント用溝を嵌合させて第２のバンプと第３のバン
プを接合させることにより、製品コスト増加の防止が図
れる。
【００４６】(2)第１のバンプ高さを、第２のバンプ高
さと半導体素子のアライメント用溝深さとの和以上にす
ることにより、生産性の向上が図れる。
【００４７】(3)第１のバンプ、第２のバンプ、第３の
バンプの融点Ｔ１、Ｔ２、Ｔ３を、Ｔ２＞Ｔ３≧Ｔ１に
設定し、温度階層を設けることにより、リペア性の向上
が図れる。
【００４８】(4)第１のバンプを、半導体素子のアライ
メント用溝上の絶縁層で変形・接触することにより、素
子再搭載が図れる。
【図面の簡単な説明】
【図１】本発明による第１実施の形態を示す半導体接合
構造の断面図。
【図２】本発明による第１実施の形態の半導体接合構造
の拡大図。
【図３】本発明による第１実施の形態を半導体接合構造
の作製プロセス図。
【図４】本発明による第２実施の形態の半導体接合構造
の断面図。
【符号の説明】
１０１、２０１…半導体接合構造、１０２、２０２…半
導体素子、１０３、２０３…基板、１０４、２０４…第
１のバンプ、１０５、２０５…第２のバンプ、１０６、
２０６…第３のバンプ、１０７、２０７…アライメント
用溝、１０８、２０８…電極、１０９、…絶縁層、２１
０…マルチチップモジュール、２１１…パッケージ、２
１２…ベース、２１３…フレーム、２１４…リード端
子、２１５…キャップ、２１６…ワイヤ配線、２１７…
放熱フィン。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】少なくとも４隅に配置されたアライメント
    用溝と複数の配線電極を有する半導体素子と、 前記半導体素子のアライメント用溝と配線電極に整合す
    る少なくとも４つのアライメント用電極と複数の配線電
    極を有する配線基板と、 前記半導体素子の配線電極と前記配線基板の配線電極を
    アライメントするための前記配線電極のアライメント用
    電極上に配置された第１のバンプと、 前記配線基板の配線電極上に配置された複数の第２のバ
    ンプと、 前記半導体素子の配線電極上に配置された複数の第３の
    バンプとを有し、 前記第１のバンプ上に前記半導体素子のアライメント用
    溝を嵌合させることにより、前記第２のバンプと前記第
    ３のバンプが接合されて成ることを特徴とする半導体接
    合構造。
  2. 【請求項２】前記第１のバンプ高さは、前記第２のバン
    プ高さと前記半導体素子のアライメント用溝深さとの和
    以上から成る請求項１記載の半導体接続構造。
  3. 【請求項３】前記第１のバンプ、第２のバンプ、及び第
    ３のバンプそれぞれの融点Ｔ１、Ｔ２、及びＴ３を、Ｔ
    ２＞Ｔ３≧Ｔ１に設定し、温度階層を設けて成る請求項
    １記載の半導体接合構造。
  4. 【請求項４】前記第１のバンプは、半導体素子のアライ
    メント用溝上の絶縁層と変形・接触して成る請求項１記
    載の半導体接合構造。
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