JPH05235099A - 半導体実装回路装置 - Google Patents
半導体実装回路装置Info
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- JPH05235099A JPH05235099A JP3495392A JP3495392A JPH05235099A JP H05235099 A JPH05235099 A JP H05235099A JP 3495392 A JP3495392 A JP 3495392A JP 3495392 A JP3495392 A JP 3495392A JP H05235099 A JPH05235099 A JP H05235099A
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
Abstract
(57)【要約】
【目的】 耐熱ストレス性が良好で、バンプ部分での破
断発生を全面的に防止ないし回避するとともに、また加
熱（リフロー）を要せずに、半導体チップのリペアも容
易になし得る半導体実装回路装置の提供を目的とする。 【構成】 主面に所要の端子電極が設けられた実装用配
線基板と、前記実装用配線基板の端子電極にバンプを介
してフェイスダウンで電気的に接続・実装された半導体
チップとを具備し、前記実装用配線基板および半導体チ
ップのバンプによる接続が互いに嵌合的に、かつその嵌
合時の弾性領域に属する変形に伴う反力による結合で接
続していることを特徴とする。
断発生を全面的に防止ないし回避するとともに、また加
熱（リフロー）を要せずに、半導体チップのリペアも容
易になし得る半導体実装回路装置の提供を目的とする。 【構成】 主面に所要の端子電極が設けられた実装用配
線基板と、前記実装用配線基板の端子電極にバンプを介
してフェイスダウンで電気的に接続・実装された半導体
チップとを具備し、前記実装用配線基板および半導体チ
ップのバンプによる接続が互いに嵌合的に、かつその嵌
合時の弾性領域に属する変形に伴う反力による結合で接
続していることを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明は実装用配線基板面に、
半導体チップをフリップチップ方式で接続・実装した構
成の半導体実装回路装置に関する。
半導体チップをフリップチップ方式で接続・実装した構
成の半導体実装回路装置に関する。
【０００２】
【従来の技術】周知のように半導体集積回路技術の発達
により、電子機器の小形化，薄形化，高性能化などが進
められている。こうした動向に伴い配線基板面上に、半
導体チップを高密度に実装することが要求されている。
この高密度実装化への対応としては、たとえばフリップ
チップ方式，ビームリード方式，TAB(Tape Auotmated B
onding) などの手段が注目されている。特に、フリップ
チップ方式は、他の方式ないし手段に比べて、小形化，
薄形化に適しているので期待されている。
により、電子機器の小形化，薄形化，高性能化などが進
められている。こうした動向に伴い配線基板面上に、半
導体チップを高密度に実装することが要求されている。
この高密度実装化への対応としては、たとえばフリップ
チップ方式，ビームリード方式，TAB(Tape Auotmated B
onding) などの手段が注目されている。特に、フリップ
チップ方式は、他の方式ないし手段に比べて、小形化，
薄形化に適しているので期待されている。
【０００３】図６は、前記フリッツプチップ方式によっ
て、所要の配線基板１面上に、半導体チップ２を接続・
実装して構成した半導体実装回路装置の一部を断面的に
示したものである。この半導体実装回路装置の構成は、
一般的に次のようになされている。すなわち、先ず半導
体チップ２のパッド（図示せず）面上にたとえば半田や
ニッケルなどの金属で突起状に形成されたバンプ３を、
配線基板１面上の図示されていない対応する端子電極
（電極接続部）に位置合わせ，マウントした後、半導体
チップ２および配線基板１をリフローし接続・実装す
る。次いで、前記半導体チップ２と配線基板１との間の
隙間に樹脂４が含浸するように、半導体チップ２を樹脂
４で被覆・封止することにより構成している。
て、所要の配線基板１面上に、半導体チップ２を接続・
実装して構成した半導体実装回路装置の一部を断面的に
示したものである。この半導体実装回路装置の構成は、
一般的に次のようになされている。すなわち、先ず半導
体チップ２のパッド（図示せず）面上にたとえば半田や
ニッケルなどの金属で突起状に形成されたバンプ３を、
配線基板１面上の図示されていない対応する端子電極
（電極接続部）に位置合わせ，マウントした後、半導体
チップ２および配線基板１をリフローし接続・実装す
る。次いで、前記半導体チップ２と配線基板１との間の
隙間に樹脂４が含浸するように、半導体チップ２を樹脂
４で被覆・封止することにより構成している。
【０００４】
【発明が解決しようとする課題】しかしながら、前記フ
リップチップ方式で半導体チップ２を配線基板１面上に
接続・実装した構成の半導体実装回路装置の場合は、実
用上次のような問題がある。先ず第１には、半導体チッ
プ２と配線基板１との熱膨脹係数の差に起因して、駆動
・動作中の発熱・昇温で接続に関与しているバンプ３の
接続部３′に応力が集中し、バンプ３の破壊による不良
が発生するという問題がある。こうした問題に対応し
て、半導体チップ２との熱膨脹係数差の小さい配線基板
１を使用することも試みられているが、コストアップと
なるので実際的（実用的）といえない。つまり、低コス
トで一般的なガラスエポキシ系の配線基板を使用し得な
いのが実情である。
リップチップ方式で半導体チップ２を配線基板１面上に
接続・実装した構成の半導体実装回路装置の場合は、実
用上次のような問題がある。先ず第１には、半導体チッ
プ２と配線基板１との熱膨脹係数の差に起因して、駆動
・動作中の発熱・昇温で接続に関与しているバンプ３の
接続部３′に応力が集中し、バンプ３の破壊による不良
が発生するという問題がある。こうした問題に対応し
て、半導体チップ２との熱膨脹係数差の小さい配線基板
１を使用することも試みられているが、コストアップと
なるので実際的（実用的）といえない。つまり、低コス
トで一般的なガラスエポキシ系の配線基板を使用し得な
いのが実情である。
【０００５】第２には、この種の半導体実装回路装置に
おいては、高機能化や大容量化などの理由から、実装す
る半導体チップ２の大形化や微細配線化も必然な傾向に
ある。そして、前記半導体チップ２の大形化は、前記配
線基板１との熱膨脹係数の差に起因する両者間に生じる
歪みを助長し（発生する歪みが大きくなる）、一方微細
配線化が進むと、前記応力に耐え得る体積を有するバン
プ３の形成が困難となる。いずりにせよ、従来のフリッ
プチップ構成では、半導体実装回路装置の高機能化や大
容量化を達成し得ない状況にあるといえる。
おいては、高機能化や大容量化などの理由から、実装す
る半導体チップ２の大形化や微細配線化も必然な傾向に
ある。そして、前記半導体チップ２の大形化は、前記配
線基板１との熱膨脹係数の差に起因する両者間に生じる
歪みを助長し（発生する歪みが大きくなる）、一方微細
配線化が進むと、前記応力に耐え得る体積を有するバン
プ３の形成が困難となる。いずりにせよ、従来のフリッ
プチップ構成では、半導体実装回路装置の高機能化や大
容量化を達成し得ない状況にあるといえる。
【０００６】さらに第３には、一旦構成した半導体実装
回路装置においては、半導体チップ２のリペアが事実上
不可能に近いことである。つまり、この種のフリップチ
ップ方式の半導体チップ２は、チップレベルで完全な電
気検査を行い得ない。したがって、配線基板１面上にマ
ウントしリフローした後、駆動・動作させて特性を評価
・確認することになるため、この時点で前記マウントし
た半導体チップ２の中１個でも不良があれば、半導体実
装回路装置全体を不良として処置せざるを得ない。この
点さらに詳述すると、一旦リフローして接続したものを
リペアするには、再度加熱して半導体チップ２を取り外
した後、新たに半導体チップをマウントして、改めてリ
フローする必要がある。この際、良好な接続を得るため
には、半導体チップ２を取り外した後のバンプ３の高さ
や体積を一定に揃える必要があり、これらの工程が繁雑
かつ困難であるという問題がある。しかも、前記リフロ
ーの温度は、一般に 200℃を超えるため、搭載・実装さ
れている耐熱性に劣る半導体チップやその他の電子部品
に悪影響が及ぶという問題もある。
回路装置においては、半導体チップ２のリペアが事実上
不可能に近いことである。つまり、この種のフリップチ
ップ方式の半導体チップ２は、チップレベルで完全な電
気検査を行い得ない。したがって、配線基板１面上にマ
ウントしリフローした後、駆動・動作させて特性を評価
・確認することになるため、この時点で前記マウントし
た半導体チップ２の中１個でも不良があれば、半導体実
装回路装置全体を不良として処置せざるを得ない。この
点さらに詳述すると、一旦リフローして接続したものを
リペアするには、再度加熱して半導体チップ２を取り外
した後、新たに半導体チップをマウントして、改めてリ
フローする必要がある。この際、良好な接続を得るため
には、半導体チップ２を取り外した後のバンプ３の高さ
や体積を一定に揃える必要があり、これらの工程が繁雑
かつ困難であるという問題がある。しかも、前記リフロ
ーの温度は、一般に 200℃を超えるため、搭載・実装さ
れている耐熱性に劣る半導体チップやその他の電子部品
に悪影響が及ぶという問題もある。
【０００７】本発明は上記事情に対処してなされたもの
で、耐熱ストレス性が良好で、バンプ部分での破断発生
を全面的に防止ないし回避するとともに、また加熱（リ
フロー）を要せずに、半導体チップのリペアも容易にな
し得る半導体実装回路装置の提供を目的とする。
で、耐熱ストレス性が良好で、バンプ部分での破断発生
を全面的に防止ないし回避するとともに、また加熱（リ
フロー）を要せずに、半導体チップのリペアも容易にな
し得る半導体実装回路装置の提供を目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体実装
回路装置は、主面に所要の端子電極が設けられた実装用
配線基板と、前記実装用配線基板の端子電極にバンプを
介してフェイスダウンで電気的に接続・実装された半導
体チップとを具備し、前記実装用配線基板および半導体
チップのバンプによる接続が互いに嵌合的に、かつその
嵌合時の弾性領域に属する変形に伴う反力による結合で
接続していることを特徴とする。
回路装置は、主面に所要の端子電極が設けられた実装用
配線基板と、前記実装用配線基板の端子電極にバンプを
介してフェイスダウンで電気的に接続・実装された半導
体チップとを具備し、前記実装用配線基板および半導体
チップのバンプによる接続が互いに嵌合的に、かつその
嵌合時の弾性領域に属する変形に伴う反力による結合で
接続していることを特徴とする。
【０００９】すなわち、本発明は所要の実装用配線基板
面に、半導体チップをフェースダウン実装する構成にお
いて、実装用配線基板および半導体チップ間に介在して
両者を接続するバンプ間を、いわゆるマイクロソケット
のように嵌め込みによって着脱自在的に接続することを
骨子としている。
面に、半導体チップをフェースダウン実装する構成にお
いて、実装用配線基板および半導体チップ間に介在して
両者を接続するバンプ間を、いわゆるマイクロソケット
のように嵌め込みによって着脱自在的に接続することを
骨子としている。
【００１０】
【作用】本発明に係る半導体実装回路装置おいては、実
装用配線基板および半導体チップの熱膨脹係数の差によ
って歪みが生じても、両者の接続に関与するバンプの接
合面が摺動的に移動可能なため、前記熱膨脹係数差に起
因して発生する応力を効果的に吸収してバンプなどの破
損・破断を回避するとともに、一方では不良と評価され
た半導体チップのリペアも容易になし得る。
装用配線基板および半導体チップの熱膨脹係数の差によ
って歪みが生じても、両者の接続に関与するバンプの接
合面が摺動的に移動可能なため、前記熱膨脹係数差に起
因して発生する応力を効果的に吸収してバンプなどの破
損・破断を回避するとともに、一方では不良と評価され
た半導体チップのリペアも容易になし得る。
【００１１】
【実施例】以下図１〜図５を参照して本発明の実施例を
説明する。
説明する。
【００１２】図１(a) は本発明に係る半導体実装回路装
置の主要部の構成、すなわち所定の半導体チップ２を配
線基板面にフェースダウンに接続した構造を断面的に、
また図１(b) および(c) はその接合プロセスを模式的に
示したものである。
置の主要部の構成、すなわち所定の半導体チップ２を配
線基板面にフェースダウンに接続した構造を断面的に、
また図１(b) および(c) はその接合プロセスを模式的に
示したものである。
【００１３】先ず、図１(a) において、１は実装用配線
基板、たとえばガラスエポキシ樹脂基板とし、その基板
面に貼着された18μm 厚の銅箔を選択エッチングして所
要の配線1aが形成され、さらに前記配線1aの所定位置に
ソケットの雄型形状を成すバンプ3aが形成されている。
一方、２はフリップチップ接続方式の適用が可能な半導
体チップで、この半導体チップ２面のアルミパッド2a上
にソケットの雌型形状を成すバンプ3bが形成されてい
る。そして、前記実装用配線基板１面上に配置されてい
るソケットの雄型形状を成すバンプ3aを、半導体チップ
２面のアルミパッド2a上に配置されたソケットの雌型形
状を成すバンプ3bに嵌合して電気的な接続とともに実装
・一体化した構成を成している。
基板、たとえばガラスエポキシ樹脂基板とし、その基板
面に貼着された18μm 厚の銅箔を選択エッチングして所
要の配線1aが形成され、さらに前記配線1aの所定位置に
ソケットの雄型形状を成すバンプ3aが形成されている。
一方、２はフリップチップ接続方式の適用が可能な半導
体チップで、この半導体チップ２面のアルミパッド2a上
にソケットの雌型形状を成すバンプ3bが形成されてい
る。そして、前記実装用配線基板１面上に配置されてい
るソケットの雄型形状を成すバンプ3aを、半導体チップ
２面のアルミパッド2a上に配置されたソケットの雌型形
状を成すバンプ3bに嵌合して電気的な接続とともに実装
・一体化した構成を成している。
【００１４】次に、前記構成の接合プロセスについて説
明すると、前記構成の実装用配線基板１および半導体チ
ップ２を用意し、図１(b) に側面的に示すごとく、前記
実装用配線基板１面上に配置されているソケットの雄型
形状を成すバンプ3aに、対応する半導体チップ２面のア
ルミパッド2a上に配置されたソケットの雌型形状を成す
バンプ3bを位置合わせする。次いで、図１(c) に側面的
に示すごとく、半導体チップ２のバンプ雌型3bに実装用
配線基板１の雄型バンプ3aを押し込み，嵌合して電気的
な接続とともに実装・一体化する。
明すると、前記構成の実装用配線基板１および半導体チ
ップ２を用意し、図１(b) に側面的に示すごとく、前記
実装用配線基板１面上に配置されているソケットの雄型
形状を成すバンプ3aに、対応する半導体チップ２面のア
ルミパッド2a上に配置されたソケットの雌型形状を成す
バンプ3bを位置合わせする。次いで、図１(c) に側面的
に示すごとく、半導体チップ２のバンプ雌型3bに実装用
配線基板１の雄型バンプ3aを押し込み，嵌合して電気的
な接続とともに実装・一体化する。
【００１５】なお、前記実装用配線基板１の雄型バンプ
3aおよび半導体チップ２の雌型バンプ3bは、上記のよう
に押し込み，嵌合して接続構体を形成するため、半導体
チップ２の雌型バンプ3bの内径を実装用配線基板１の雄
型バンプ3a径よりもやや小さく設定されており、また側
壁面に適宜切り込み3cが設けられている。そして、この
ような構成を成していることに伴い、前記半導体チップ
２の雌型バンプ3bに対する実装用配線基板１の雄型バン
プ3aを押し込み，嵌合過程において、半導体チップ２の
雌型バンプ3b側壁が一旦外側にしなうが、その後元の形
に戻ろうとする反力によって実装用配線基板１の雄型バ
ンプ3aを締め付け、確実な接続を達成する。つまり、マ
イクロソケットの場合と同様に、機械的，電気的な接続
を達成し得ることになる。
3aおよび半導体チップ２の雌型バンプ3bは、上記のよう
に押し込み，嵌合して接続構体を形成するため、半導体
チップ２の雌型バンプ3bの内径を実装用配線基板１の雄
型バンプ3a径よりもやや小さく設定されており、また側
壁面に適宜切り込み3cが設けられている。そして、この
ような構成を成していることに伴い、前記半導体チップ
２の雌型バンプ3bに対する実装用配線基板１の雄型バン
プ3aを押し込み，嵌合過程において、半導体チップ２の
雌型バンプ3b側壁が一旦外側にしなうが、その後元の形
に戻ろうとする反力によって実装用配線基板１の雄型バ
ンプ3aを締め付け、確実な接続を達成する。つまり、マ
イクロソケットの場合と同様に、機械的，電気的な接続
を達成し得ることになる。
【００１６】図２(a),(b) および図３(a),(b),(c) は、
前記実装用配線基板１の雄型バンプ3aおよび半導体チッ
プ２の雌型バンプ3bの構造を、それぞれさらに詳しく示
したものである。
前記実装用配線基板１の雄型バンプ3aおよび半導体チッ
プ２の雌型バンプ3bの構造を、それぞれさらに詳しく示
したものである。
【００１７】先ず、図２(a),(b) は実装用配線基板１の
雄型バンプ3aの場合であり、図２(a) は平面図，図２
(b) は図２(a) のＡ−Ａ線に沿った断面図である。この
構成においては、所要の配線1aが施されている実装用配
線基板１の接続パッド1bが 120μm 角に形成され、この
接続パッド1b領域面に所要の雄型バンプ3aが一体的に形
成されている。ここで、雄型バンプ3aは、たとえば電解
銅メッキ法によって本体部3a1 を選択的に形成した後、
露出する接続パッド1bおよび本体部3a1 面上に、たとえ
ば無電解メッキ法によってニッケル層3a2 ，金層3a3 を
順次被覆形成して、たとえば直径約60μm ，高さ30μm
の円柱状に形成したものである。
雄型バンプ3aの場合であり、図２(a) は平面図，図２
(b) は図２(a) のＡ−Ａ線に沿った断面図である。この
構成においては、所要の配線1aが施されている実装用配
線基板１の接続パッド1bが 120μm 角に形成され、この
接続パッド1b領域面に所要の雄型バンプ3aが一体的に形
成されている。ここで、雄型バンプ3aは、たとえば電解
銅メッキ法によって本体部3a1 を選択的に形成した後、
露出する接続パッド1bおよび本体部3a1 面上に、たとえ
ば無電解メッキ法によってニッケル層3a2 ，金層3a3 を
順次被覆形成して、たとえば直径約60μm ，高さ30μm
の円柱状に形成したものである。
【００１８】一方、図３(a),(b),(c) は、半導体チップ
２の雌型バンプ3bの場合であり、図３(a) は平面図，図
３(b) は図３(a) のＡ−Ａ線に沿った断面図，図３(c)
は図３(a) のＢ−Ｂ線に沿った断面図である。この構成
においては、半導体チップ２の所定面に 120μm 角程度
のアルミパッド2aが形成され、このアルミパッド2a領域
面に所要の雌型バンプ3bが一体的に形成されている。こ
こで、雌型バンプ3bは、前記アルミパッド2a領域面に、
リソグラフィ技術および蒸着法によってチタン層3b1 ，
銅層3b2 を選択的に形成した後、たとえば電解銅メッキ
法によって本体部3b3 を選択的に形成した後、露出する
銅層3b2 および本体部3b3 面上に、たとえば無電解メッ
キ法によってニッケル層3b4 ，金層3b5 を順次被覆形成
して、たとえば外径約 100μm ，内径約60μm ，高さ30
μm ，切り込み3c深さ20μm の円筒状に形成したもので
ある。
２の雌型バンプ3bの場合であり、図３(a) は平面図，図
３(b) は図３(a) のＡ−Ａ線に沿った断面図，図３(c)
は図３(a) のＢ−Ｂ線に沿った断面図である。この構成
においては、半導体チップ２の所定面に 120μm 角程度
のアルミパッド2aが形成され、このアルミパッド2a領域
面に所要の雌型バンプ3bが一体的に形成されている。こ
こで、雌型バンプ3bは、前記アルミパッド2a領域面に、
リソグラフィ技術および蒸着法によってチタン層3b1 ，
銅層3b2 を選択的に形成した後、たとえば電解銅メッキ
法によって本体部3b3 を選択的に形成した後、露出する
銅層3b2 および本体部3b3 面上に、たとえば無電解メッ
キ法によってニッケル層3b4 ，金層3b5 を順次被覆形成
して、たとえば外径約 100μm ，内径約60μm ，高さ30
μm ，切り込み3c深さ20μm の円筒状に形成したもので
ある。
【００１９】前記雄型バンプ3aおよび雌型バンプ3bの構
成において、金層3a3 ，3b5 を表面に被覆形成したのは
酸化防止のためであり、またニッケル層3a2 ，3b4 を金
層3a3 ，3b5 と本体部3a1 ，3b3 との間に介在させたの
は、本体部3a1 ，3b3 に金が拡散するのを防止するため
である。そして、これらの雄型バンプ3aおよび雌型バン
プ3bは、金属バルクで構成してもよいが、前記のように
メッキ法によって形成した場合、あるいは蒸着法によっ
て形成した場合気は、比較的ポーラスで小さな力でも弾
性変形が可能なため、より効果的である。
成において、金層3a3 ，3b5 を表面に被覆形成したのは
酸化防止のためであり、またニッケル層3a2 ，3b4 を金
層3a3 ，3b5 と本体部3a1 ，3b3 との間に介在させたの
は、本体部3a1 ，3b3 に金が拡散するのを防止するため
である。そして、これらの雄型バンプ3aおよび雌型バン
プ3bは、金属バルクで構成してもよいが、前記のように
メッキ法によって形成した場合、あるいは蒸着法によっ
て形成した場合気は、比較的ポーラスで小さな力でも弾
性変形が可能なため、より効果的である。
【００２０】図４(a),(b) および図５(a),(b) は実装用
配線基板１の雄型バンプ3aおよび半導体チップ２の雌型
バンプ3bのそれぞれ異なる構造を示したものである。先
ず、図４(a) は半導体チップ２の所定面のアルミパッド
2a上に、たとえばメッキ法で形成された20μm 角，高さ
30μm の角柱3b′を互いに離隔して突設して構成した雌
型バンプ3bの平面図、図４(b) は側面図である。一方、
図５(a) は前記図４(a),(b) に図示した半導体チップ２
の雌型バンプ3bに、係合（嵌合）可能な形状、すなわち
十字形の柱状から成る雄型バンプ3aの平面図、また図５
(b) は側面図である。この構成例の場合は、前記図１〜
図３に例示した場合に比べて、構造ないし形状が複雑化
するため、微細なピッチ接続に不向きな傾向があるが、
接続時の位置合わせ易いこと，接合面積が大きくなるの
で接続抵抗を低減し得るという利点がある。
配線基板１の雄型バンプ3aおよび半導体チップ２の雌型
バンプ3bのそれぞれ異なる構造を示したものである。先
ず、図４(a) は半導体チップ２の所定面のアルミパッド
2a上に、たとえばメッキ法で形成された20μm 角，高さ
30μm の角柱3b′を互いに離隔して突設して構成した雌
型バンプ3bの平面図、図４(b) は側面図である。一方、
図５(a) は前記図４(a),(b) に図示した半導体チップ２
の雌型バンプ3bに、係合（嵌合）可能な形状、すなわち
十字形の柱状から成る雄型バンプ3aの平面図、また図５
(b) は側面図である。この構成例の場合は、前記図１〜
図３に例示した場合に比べて、構造ないし形状が複雑化
するため、微細なピッチ接続に不向きな傾向があるが、
接続時の位置合わせ易いこと，接合面積が大きくなるの
で接続抵抗を低減し得るという利点がある。
【００２１】なお、本発明は上記実施例に限られるもの
でなく、その要旨を逸脱しない範囲で変形することがで
きる。すなわち、バンブ3a，3bの主構成材料は銅に限ら
れずたとえばベリリウム銅，リン青銅などの銅合金であ
ってもよく、またこれらバンブ3a，3bの形状ないし構造
も、前記円筒状形，十字形に限定されるものでなく、た
とえば角筒状形などであってもよい。さらに上記では、
実装用配線基板１を雄型バンプ3aとしたが、これを雌型
バンプ3bとしてもよく、この場合実装用配線基板１の雌
型バンプ3b領域（もしくは被接続部）を凹面化（実装用
配線基板の一部が側壁部を成す）し、半導体チップ２の
雄型バンプ3aを係合（嵌合）させる構造としてもよい。
さらにまた、補強や半導体チップ２のために、封止用の
樹脂で実装用配線基板１面に接続した半導体チップ２を
被覆する構成を採ってもよい。
でなく、その要旨を逸脱しない範囲で変形することがで
きる。すなわち、バンブ3a，3bの主構成材料は銅に限ら
れずたとえばベリリウム銅，リン青銅などの銅合金であ
ってもよく、またこれらバンブ3a，3bの形状ないし構造
も、前記円筒状形，十字形に限定されるものでなく、た
とえば角筒状形などであってもよい。さらに上記では、
実装用配線基板１を雄型バンプ3aとしたが、これを雌型
バンプ3bとしてもよく、この場合実装用配線基板１の雌
型バンプ3b領域（もしくは被接続部）を凹面化（実装用
配線基板の一部が側壁部を成す）し、半導体チップ２の
雄型バンプ3aを係合（嵌合）させる構造としてもよい。
さらにまた、補強や半導体チップ２のために、封止用の
樹脂で実装用配線基板１面に接続した半導体チップ２を
被覆する構成を採ってもよい。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体実装回路装置においては、配線基板と半導体チップと
の熱膨張係数の差によって歪みが生じても、配線基板面
の接続パッドと半導体チップ面のパッドとを接続するバ
ンプ間の接合面が、摺動的に移動可能なため、前記熱膨
脹係数差に起因して発生する応力を効果的に吸収する。
したがって、配線基板の種類（材質）の選択度を広げな
がら、熱ストレスに対して信頼性の高い半導体実装回路
装置として機能する。しかも、前記配線基板に対して接
続・実装した半導体チップを、加熱などを要せずに比較
的容易に取り外しが可能なため、たとえばリペアも容易
となり製品の歩留まり向上を図り得るし、また、耐熱性
に劣る液晶パネル用の半導体実装回路装置として，ある
いはカラーＣＣＤチップを接続・実装する半導体実装回
路装置として好適するものといえる。
体実装回路装置においては、配線基板と半導体チップと
の熱膨張係数の差によって歪みが生じても、配線基板面
の接続パッドと半導体チップ面のパッドとを接続するバ
ンプ間の接合面が、摺動的に移動可能なため、前記熱膨
脹係数差に起因して発生する応力を効果的に吸収する。
したがって、配線基板の種類（材質）の選択度を広げな
がら、熱ストレスに対して信頼性の高い半導体実装回路
装置として機能する。しかも、前記配線基板に対して接
続・実装した半導体チップを、加熱などを要せずに比較
的容易に取り外しが可能なため、たとえばリペアも容易
となり製品の歩留まり向上を図り得るし、また、耐熱性
に劣る液晶パネル用の半導体実装回路装置として，ある
いはカラーＣＣＤチップを接続・実装する半導体実装回
路装置として好適するものといえる。
【図１】(a) は本発明に係る半導体実装回路装置の要部
構成例を示す断面図、 (b),(c)本発明に係る半導体実装
回路装置の構成における接続プロセスを模式的に示す側
面図。
構成例を示す断面図、 (b),(c)本発明に係る半導体実装
回路装置の構成における接続プロセスを模式的に示す側
面図。
【図２】本発明に係る半導体実装回路装置における実装
用配線基板のバンプ構造を示すもので、(a) は平面図、
(b) は断面図。
用配線基板のバンプ構造を示すもので、(a) は平面図、
(b) は断面図。
【図３】本発明に係る半導体実装回路装置における半導
体チップのバンプ構造を示すもので、(a) は平面図、
(b) および(c) は断面図。
体チップのバンプ構造を示すもので、(a) は平面図、
(b) および(c) は断面図。
【図４】本発明に係る半導体実装回路装置における半導
体チップの他のバンプ構造を示すもので、(a) は平面
図、(b) は側面図。
体チップの他のバンプ構造を示すもので、(a) は平面
図、(b) は側面図。
【図５】本発明に係る半導体実装回路装置における実装
用配線基板の他のバンプ構造を示すもので、(a) は平面
図、(b) は側面図。
用配線基板の他のバンプ構造を示すもので、(a) は平面
図、(b) は側面図。
【図６】従来の半導体実装回路装置の要部構成を示す断
面図。
面図。
１…実装用配線基板 1a…配線 1b…接続パッド
２…半導体チップ2a…アルミパッド ３，3a，3b…
バンプ 3c…切り込み部 ３′…バンプ接続部
４…樹脂
２…半導体チップ2a…アルミパッド ３，3a，3b…
バンプ 3c…切り込み部 ３′…バンプ接続部
４…樹脂
Claims (1)
- 【請求項１】 主面に所要の端子電極が設けられた実装
用配線基板と、前記実装用配線基板の端子電極にバンプ
を介してフェイスダウンで電気的に接続・実装された半
導体チップとを具備し、 前記実装用配線基板および半導体チップを接続するバン
プが互いに嵌合的に、かつその嵌合時の弾性領域に属す
る変形に伴う反力による結合で接続していることを特徴
とする半導体実装回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3495392A JPH05235099A (ja) | 1992-02-21 | 1992-02-21 | 半導体実装回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3495392A JPH05235099A (ja) | 1992-02-21 | 1992-02-21 | 半導体実装回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235099A true JPH05235099A (ja) | 1993-09-10 |
Family
ID=12428527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3495392A Withdrawn JPH05235099A (ja) | 1992-02-21 | 1992-02-21 | 半導体実装回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235099A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997003460A1 (fr) * | 1995-07-12 | 1997-01-30 | Hoya Corporation | Carte comportant une puce nue, procede de fabrication de la carte et procede de creation d'une electrode de puce nue |
| US6281445B1 (en) | 1998-07-13 | 2001-08-28 | Nec Corporation | Device and method for connecting two electronic components |
| JP2006210591A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7129586B2 (en) | 2003-06-27 | 2006-10-31 | Denso Corporation | Flip chip packaging structure and related packaging method |
| JP2007043065A (ja) * | 2005-06-28 | 2007-02-15 | Fujitsu Ltd | 半導体装置 |
| JP2007266555A (ja) * | 2006-03-30 | 2007-10-11 | Denso Corp | バンプ接合体の製造方法 |
| JP2008219052A (ja) * | 2008-06-13 | 2008-09-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| CN110326100A (zh) * | 2017-01-30 | 2019-10-11 | 普利莫1D公司 | 用于将配线插入到半导体芯片的沟槽中的方法以及用于实现该方法的设备 |
-
1992
- 1992-02-21 JP JP3495392A patent/JPH05235099A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997003460A1 (fr) * | 1995-07-12 | 1997-01-30 | Hoya Corporation | Carte comportant une puce nue, procede de fabrication de la carte et procede de creation d'une electrode de puce nue |
| US6281445B1 (en) | 1998-07-13 | 2001-08-28 | Nec Corporation | Device and method for connecting two electronic components |
| US7129586B2 (en) | 2003-06-27 | 2006-10-31 | Denso Corporation | Flip chip packaging structure and related packaging method |
| JP2006210591A (ja) * | 2005-01-27 | 2006-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4573657B2 (ja) * | 2005-01-27 | 2010-11-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2007043065A (ja) * | 2005-06-28 | 2007-02-15 | Fujitsu Ltd | 半導体装置 |
| JP2007266555A (ja) * | 2006-03-30 | 2007-10-11 | Denso Corp | バンプ接合体の製造方法 |
| JP4661657B2 (ja) * | 2006-03-30 | 2011-03-30 | 株式会社デンソー | バンプ接合体の製造方法 |
| JP2008219052A (ja) * | 2008-06-13 | 2008-09-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4641551B2 (ja) * | 2008-06-13 | 2011-03-02 | 富士通株式会社 | 半導体装置の製造方法 |
| CN110326100A (zh) * | 2017-01-30 | 2019-10-11 | 普利莫1D公司 | 用于将配线插入到半导体芯片的沟槽中的方法以及用于实现该方法的设备 |
| CN110326100B (zh) * | 2017-01-30 | 2023-08-15 | 普利莫1D公司 | 用于将配线插入到半导体芯片的沟槽中的方法以及用于实现该方法的设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |