JP3116926B2 - パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法 - Google Patents
パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体の実装技術
に関し、特に、ウエハー工程でパッケージに組み立てる
チップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ
Ｐａｃｋａｇｅ）に適したパッケージ構造並びに半導
体装置、パッケージ製造方法及び半導体装置製造方法に
関する。
に関し、特に、ウエハー工程でパッケージに組み立てる
チップサイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ
Ｐａｃｋａｇｅ）に適したパッケージ構造並びに半導
体装置、パッケージ製造方法及び半導体装置製造方法に
関する。
【０００２】
【従来の技術】図１１は、従来のチップサイズパッケー
ジの半導体装置を実装基板１０に実装した断面構造図で
ある。ウエハー工程後にパッケージに組み立てる従来の
半導体装置２０では、図１１に示すように半導体素子１
と実装基板１０との間にアンダーフィルレジン１１を充
填していた。これは、半導体素子１と実装基板１０の熱
膨張差によって発生する応力と実装時に加わる熱の開放
によって発生する応力によって、接合部（具体的には、
バンプ６と実装基板１０あるいはバンプ６と半導体素子
１）の破壊防止のためである。
ジの半導体装置を実装基板１０に実装した断面構造図で
ある。ウエハー工程後にパッケージに組み立てる従来の
半導体装置２０では、図１１に示すように半導体素子１
と実装基板１０との間にアンダーフィルレジン１１を充
填していた。これは、半導体素子１と実装基板１０の熱
膨張差によって発生する応力と実装時に加わる熱の開放
によって発生する応力によって、接合部（具体的には、
バンプ６と実装基板１０あるいはバンプ６と半導体素子
１）の破壊防止のためである。
【０００３】このような従来のチップサイズパッケージ
の実装技術としては、例えば、特開昭５７−１２１２５
５号公報に記載されたものがある。すなわち、回路電極
を除く電気回路素子本体上を保護膜で覆い、さらにその
上にスペーサ膜を形成し、このスペーサ膜上に膜配線を
形成し、膜配線の一端を回路電極に接続し、他端に金属
バンプ電極を形成している。
の実装技術としては、例えば、特開昭５７−１２１２５
５号公報に記載されたものがある。すなわち、回路電極
を除く電気回路素子本体上を保護膜で覆い、さらにその
上にスペーサ膜を形成し、このスペーサ膜上に膜配線を
形成し、膜配線の一端を回路電極に接続し、他端に金属
バンプ電極を形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来技
術には、アンダーフィルレジン１１を充填する工程が増
えるため効率が悪く、レジンの保管方法や使用期間にも
制約があり作業性が悪いという問題点があった。また、
バンプ６のピッチやバンプ６のサイズが小さくなると、
バンプ６に発生する応力によりクラックが発生して信頼
性が低下してしまう問題もあった。
術には、アンダーフィルレジン１１を充填する工程が増
えるため効率が悪く、レジンの保管方法や使用期間にも
制約があり作業性が悪いという問題点があった。また、
バンプ６のピッチやバンプ６のサイズが小さくなると、
バンプ６に発生する応力によりクラックが発生して信頼
性が低下してしまう問題もあった。
【０００５】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、バンプに発生する
応力を緩和してパッケージの実装信頼性を向上できるパ
ッケージ構造並びに半導体装置、パッケージ製造方法及
び半導体装置製造方法を提供する点にある。
のであり、その目的とするところは、バンプに発生する
応力を緩和してパッケージの実装信頼性を向上できるパ
ッケージ構造並びに半導体装置、パッケージ製造方法及
び半導体装置製造方法を提供する点にある。
【０００６】
【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、ウエハー工程でパッケージに組み立
てるチップサイズパッケージのパッケージ構造であっ
て、ウエハー上の電子素子がフェースダウンにて実装基
板上に接続される接続面側に形成される配線層に接して
形成された少なくとも１つ以上のバンプの略垂下を除く
所定周囲であって前記配線層下部の前記接続面上に所定
の膜厚で形成された低弾性層と、前記低弾性層の周囲の
前記接続面上に所定の膜厚で形成された樹脂層とを備
え、前記低弾性層の弾性率を前記樹脂層の弾性率よりも
低く設定するとともに、前記バンプの直径に対する前記
低弾性層の幅の比を２倍に設定していることを特徴とす
るパッケージ構造に存する。また、この発明の請求項２
に記載の発明の要旨は、ウエハー工程でパッケージに組
み立てるチップサイズパッケージのパッケージ構造であ
って、ウエハー上の電子素子がフェースダウンにて実装
基板上に接続される接続面側に形成される配線層に接し
て形成された少なくとも１つ以上のバンプの略垂下を含
む所定範囲であって前記配線層下部の前記接続面上に所
定の膜厚で形成された低弾性層と、前記低弾性層の周囲
の前記接続面上に所定の膜厚で形成された樹脂層とを備
え、前記低弾性層の弾性率を前記樹脂層の弾性率よりも
低く設定するとともに、前記バンプの直径に対する前記
低弾性層の幅の比を２倍に設定していることを特徴とす
るパッケージ構造に存する。また、この発明の請求項３
に記載の発明の要旨は、ウエハー工程でパッケージに組
み立てるチップサイズパッケージの半導体装置であっ
て、ウエハー上の半導体素子がフェースダウンにて実装
基板上に接続される接続面側に形成される配線層と、前
記配線層に接して形成された少なくとも１つ以上のバン
プと、所定の弾性率を有し、前記配線層下部の前記接続
面上であって前記バンプの略垂下を除く所定周囲に所定
の膜厚で形成された低弾性層と、所定の弾性率を有し、
前記低弾性層の周囲の前記接続面上に所定の膜厚で形成
された樹脂層とを備え、前記低弾性層の弾性率を前記樹
脂層の弾性率よりも低く設定するとともに、前記バンプ
の直径に対する前記低弾性層の幅の比を２倍に設定して
いることを特徴とする半導体装置に存する。また、この
発明の請求項４に記載の発明の要旨は、ウエハー工程で
パッケージに組み立てるチップサイズパッケージの半導
体装置であって、ウエハー上の半導体素子がフェースダ
ウンにて実装基板上に接続される接続面側に形成される
配線層と、前記配線層に接して形成された少なくとも１
つ以上のバンプと、所定の弾性率を有し、前記配線層下
部の前記接続面上であって前記バンプの略垂下を含む所
定範囲に所定の膜厚で形成された低弾性層と、所定の弾
性率を有し、前記低弾性層の周囲の前記接続面上に所定
の膜厚で形成された樹脂層とを備え、前記低弾性層の弾
性率を前記樹脂層の弾性率よりも低く設定するととも
に、前記バンプの直径に対する前記低弾性層の幅の比を
２倍に設定していることを特徴とする半導体装置に存す
る。また、この発明の請求項５に記載の発明の要旨は、
ウエハー工程でパッケージに組み立てるチップサイズパ
ッケージのパッケージ製造方法であって、ウエハー上の
電子素子がフェースダウンにて実装基板上に接続される
接続面側に形成される配線層に接して形成された少なく
とも１つ以上のバンプの略垂下を除く所定周囲であって
前記配線層下部の前記接続面上に所定の膜厚で低弾性層
を形成する工程と、前記低弾性層の周囲の前記接続面上
に所定の膜厚で樹脂層を形成する工程と、前記低弾性層
の弾性率を前記樹脂層の弾性率よりも低く設定するとと
もに、前記バンプの直径に対する前記低弾性層の幅の比
を２倍に設定する工程とを備えていることを特徴とする
パッケージ製造方法に存する。また、この発明の請求項
６に記載の発明の要旨は、ウエハー工程でパッケージに
組み立てるチップサイズパッケージのパッケージ製造方
法であって、ウエハー上の電子素子がフェースダウンに
て実装基板上に接続される接続面側に形成される配線層
に接して形成された少なくとも１つ以上のバンプの略垂
下を含む所定範囲であって前記配線層下部の前記接続面
上に所定の膜厚で低弾性層を形成する工程と、前記低弾
性層の周囲の前記接続面上に所定の膜厚で樹脂層を形成
する工程と、前記低弾性層の弾性率を前記樹脂層の弾性
率よりも低く設定するとともに、前記バンプの直径に対
する前記低弾性層の幅の比を２倍に設定する工程とを備
えていることを特徴とするパッケージ製造方法に存す
る。また、この発明の請求項７に記載の発明の要旨は、
ウエハー工程でパッケージに組み立てるチップサイズパ
ッケージの半導体装置製造方法であって、ウエハー上の
半導体素子がフェースダウンにて実装基板上に接続され
る接続面側に配線層を形成する工程と、前記配線層に接
して形成された少なくとも１つ以上のバンプを形成する
工程と、所定の弾性率を有し、前記配線層下部の前記接
続面上であって前記バンプの略垂下を除く所定周囲に所
定の膜厚で低弾性層を形成する工程と、所定の弾性率を
有し、前記低弾性層の周囲の前記接続面上に所定の膜厚
で樹脂層を形成する工程と、前記低弾性層の弾性率を前
記樹脂層の弾性率よりも低く設定するとともに、前記バ
ンプの直径に対する前記低弾性層の幅の比を２倍に設定
する工程とを備えたことを特徴とする半導体装置製造方
法に存する。また、この発明の請求項８に記載の発明の
要旨は、ウエハー工程でパッケージに組み立てるチップ
サイズパッケージの半導体装置製造方法であって、ウエ
ハー上の半導体素子がフェースダウンにて実装基板上に
接続される接続面側に配線層を形成する工程と、前記配
線層に接して形成された少なくとも１つ以上のバンプを
形成する工程と、所定の弾性率を有し、前記配線層下部
の前記接続面上であって前記バンプの略垂下を含む所定
範囲に所定の膜厚で形成された低弾性層を形成する工程
と、所定の弾性率を有し、前記低弾性層の周囲の前記接
続面上に所定の膜厚で樹脂層を形成する工程と、前記低
弾性層の弾性率を前記樹脂層の弾性率よりも低く設定す
るとともに、前記バンプの直径に対する前記低弾性層の
幅の比を２倍に設定する工程とを備えたことを特徴とす
る半導体装置製造方法に存する。
載の発明の要旨は、ウエハー工程でパッケージに組み立
てるチップサイズパッケージのパッケージ構造であっ
て、ウエハー上の電子素子がフェースダウンにて実装基
板上に接続される接続面側に形成される配線層に接して
形成された少なくとも１つ以上のバンプの略垂下を除く
所定周囲であって前記配線層下部の前記接続面上に所定
の膜厚で形成された低弾性層と、前記低弾性層の周囲の
前記接続面上に所定の膜厚で形成された樹脂層とを備
え、前記低弾性層の弾性率を前記樹脂層の弾性率よりも
低く設定するとともに、前記バンプの直径に対する前記
低弾性層の幅の比を２倍に設定していることを特徴とす
るパッケージ構造に存する。また、この発明の請求項２
に記載の発明の要旨は、ウエハー工程でパッケージに組
み立てるチップサイズパッケージのパッケージ構造であ
って、ウエハー上の電子素子がフェースダウンにて実装
基板上に接続される接続面側に形成される配線層に接し
て形成された少なくとも１つ以上のバンプの略垂下を含
む所定範囲であって前記配線層下部の前記接続面上に所
定の膜厚で形成された低弾性層と、前記低弾性層の周囲
の前記接続面上に所定の膜厚で形成された樹脂層とを備
え、前記低弾性層の弾性率を前記樹脂層の弾性率よりも
低く設定するとともに、前記バンプの直径に対する前記
低弾性層の幅の比を２倍に設定していることを特徴とす
るパッケージ構造に存する。また、この発明の請求項３
に記載の発明の要旨は、ウエハー工程でパッケージに組
み立てるチップサイズパッケージの半導体装置であっ
て、ウエハー上の半導体素子がフェースダウンにて実装
基板上に接続される接続面側に形成される配線層と、前
記配線層に接して形成された少なくとも１つ以上のバン
プと、所定の弾性率を有し、前記配線層下部の前記接続
面上であって前記バンプの略垂下を除く所定周囲に所定
の膜厚で形成された低弾性層と、所定の弾性率を有し、
前記低弾性層の周囲の前記接続面上に所定の膜厚で形成
された樹脂層とを備え、前記低弾性層の弾性率を前記樹
脂層の弾性率よりも低く設定するとともに、前記バンプ
の直径に対する前記低弾性層の幅の比を２倍に設定して
いることを特徴とする半導体装置に存する。また、この
発明の請求項４に記載の発明の要旨は、ウエハー工程で
パッケージに組み立てるチップサイズパッケージの半導
体装置であって、ウエハー上の半導体素子がフェースダ
ウンにて実装基板上に接続される接続面側に形成される
配線層と、前記配線層に接して形成された少なくとも１
つ以上のバンプと、所定の弾性率を有し、前記配線層下
部の前記接続面上であって前記バンプの略垂下を含む所
定範囲に所定の膜厚で形成された低弾性層と、所定の弾
性率を有し、前記低弾性層の周囲の前記接続面上に所定
の膜厚で形成された樹脂層とを備え、前記低弾性層の弾
性率を前記樹脂層の弾性率よりも低く設定するととも
に、前記バンプの直径に対する前記低弾性層の幅の比を
２倍に設定していることを特徴とする半導体装置に存す
る。また、この発明の請求項５に記載の発明の要旨は、
ウエハー工程でパッケージに組み立てるチップサイズパ
ッケージのパッケージ製造方法であって、ウエハー上の
電子素子がフェースダウンにて実装基板上に接続される
接続面側に形成される配線層に接して形成された少なく
とも１つ以上のバンプの略垂下を除く所定周囲であって
前記配線層下部の前記接続面上に所定の膜厚で低弾性層
を形成する工程と、前記低弾性層の周囲の前記接続面上
に所定の膜厚で樹脂層を形成する工程と、前記低弾性層
の弾性率を前記樹脂層の弾性率よりも低く設定するとと
もに、前記バンプの直径に対する前記低弾性層の幅の比
を２倍に設定する工程とを備えていることを特徴とする
パッケージ製造方法に存する。また、この発明の請求項
６に記載の発明の要旨は、ウエハー工程でパッケージに
組み立てるチップサイズパッケージのパッケージ製造方
法であって、ウエハー上の電子素子がフェースダウンに
て実装基板上に接続される接続面側に形成される配線層
に接して形成された少なくとも１つ以上のバンプの略垂
下を含む所定範囲であって前記配線層下部の前記接続面
上に所定の膜厚で低弾性層を形成する工程と、前記低弾
性層の周囲の前記接続面上に所定の膜厚で樹脂層を形成
する工程と、前記低弾性層の弾性率を前記樹脂層の弾性
率よりも低く設定するとともに、前記バンプの直径に対
する前記低弾性層の幅の比を２倍に設定する工程とを備
えていることを特徴とするパッケージ製造方法に存す
る。また、この発明の請求項７に記載の発明の要旨は、
ウエハー工程でパッケージに組み立てるチップサイズパ
ッケージの半導体装置製造方法であって、ウエハー上の
半導体素子がフェースダウンにて実装基板上に接続され
る接続面側に配線層を形成する工程と、前記配線層に接
して形成された少なくとも１つ以上のバンプを形成する
工程と、所定の弾性率を有し、前記配線層下部の前記接
続面上であって前記バンプの略垂下を除く所定周囲に所
定の膜厚で低弾性層を形成する工程と、所定の弾性率を
有し、前記低弾性層の周囲の前記接続面上に所定の膜厚
で樹脂層を形成する工程と、前記低弾性層の弾性率を前
記樹脂層の弾性率よりも低く設定するとともに、前記バ
ンプの直径に対する前記低弾性層の幅の比を２倍に設定
する工程とを備えたことを特徴とする半導体装置製造方
法に存する。また、この発明の請求項８に記載の発明の
要旨は、ウエハー工程でパッケージに組み立てるチップ
サイズパッケージの半導体装置製造方法であって、ウエ
ハー上の半導体素子がフェースダウンにて実装基板上に
接続される接続面側に配線層を形成する工程と、前記配
線層に接して形成された少なくとも１つ以上のバンプを
形成する工程と、所定の弾性率を有し、前記配線層下部
の前記接続面上であって前記バンプの略垂下を含む所定
範囲に所定の膜厚で形成された低弾性層を形成する工程
と、所定の弾性率を有し、前記低弾性層の周囲の前記接
続面上に所定の膜厚で樹脂層を形成する工程と、前記低
弾性層の弾性率を前記樹脂層の弾性率よりも低く設定す
るとともに、前記バンプの直径に対する前記低弾性層の
幅の比を２倍に設定する工程とを備えたことを特徴とす
る半導体装置製造方法に存する。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【０００８】（第１実施形態）図１は、本発明の第１実
施形態の半導体装置２０を接続端子２の部分で切断した
断面構造図である。図２は、図１に示す半導体装置２０
を実装基板に実装した状態を示す断面構造図であり、実
装信頼性試験を行ったパッケージサンプルの半導体素子
１の接続端子２の部分で切断した断面構造図である。
施形態の半導体装置２０を接続端子２の部分で切断した
断面構造図である。図２は、図１に示す半導体装置２０
を実装基板に実装した状態を示す断面構造図であり、実
装信頼性試験を行ったパッケージサンプルの半導体素子
１の接続端子２の部分で切断した断面構造図である。
【０００９】図１を参照すると、第１実施形態の半導体
装置２０は、半導体素子１上に樹脂層３を設け、更に配
線層５に形成するバンプ６の周囲の下部のみに、樹脂層
３よりも低弾性率である低弾性層４を設けた構造であ
る。この樹脂層３及び低弾性層４の材料としては、熱硬
化性樹脂が好ましい。熱硬化性樹脂の中でもエポキシ樹
脂あるいはポリイミドが好適である。それは、半導体素
子１上に要求される耐熱性が高いからである。そこで、
本実施形態ではエポキシ樹脂を使用している。
装置２０は、半導体素子１上に樹脂層３を設け、更に配
線層５に形成するバンプ６の周囲の下部のみに、樹脂層
３よりも低弾性率である低弾性層４を設けた構造であ
る。この樹脂層３及び低弾性層４の材料としては、熱硬
化性樹脂が好ましい。熱硬化性樹脂の中でもエポキシ樹
脂あるいはポリイミドが好適である。それは、半導体素
子１上に要求される耐熱性が高いからである。そこで、
本実施形態ではエポキシ樹脂を使用している。
【００１０】また、樹脂層３を形成する方法としては、
フィルム状樹脂を貼り付けた後に熱圧着するか、スピン
コーター等によって樹脂を塗布した後に硬化させること
が好適である。本実施形態ではフィルム状樹脂を熱圧着
して樹脂層３を形成する方法を用いている。
フィルム状樹脂を貼り付けた後に熱圧着するか、スピン
コーター等によって樹脂を塗布した後に硬化させること
が好適である。本実施形態ではフィルム状樹脂を熱圧着
して樹脂層３を形成する方法を用いている。
【００１１】また、低弾性層４を形成する方法として
は、レーザーを用いた穿孔処理あるいはフォトエッチン
グなどにより樹脂層３に穴開け加工をした後、印刷等に
よって穴埋めして硬化させるのが好適である。
は、レーザーを用いた穿孔処理あるいはフォトエッチン
グなどにより樹脂層３に穴開け加工をした後、印刷等に
よって穴埋めして硬化させるのが好適である。
【００１２】次に、本実施形態の半導体素子１上に樹脂
層３を設け、更に配線層５に形成するバンプ６の周囲の
下部のみに、樹脂層３よりも低弾性率である低弾性層４
を設けた構造を得るための詳細な製造工程フローについ
て説明する。図３は、本発明の半導体製造方法の第１実
施形態を示す製造フロー図であって、図１に示す半導体
装置２０の接続端子２の部分で切断した断面構造図によ
る製造フロー図である。
層３を設け、更に配線層５に形成するバンプ６の周囲の
下部のみに、樹脂層３よりも低弾性率である低弾性層４
を設けた構造を得るための詳細な製造工程フローについ
て説明する。図３は、本発明の半導体製造方法の第１実
施形態を示す製造フロー図であって、図１に示す半導体
装置２０の接続端子２の部分で切断した断面構造図によ
る製造フロー図である。
【００１３】図３を参照すると、まず図３（ａ）に示す
ように、半導体素子１上には電子回路が集積されてお
り、この電子回路とチップ外部との信号の授受や電力供
給のための接続端子２が電子回路の周辺に形成されてい
る。本来は、１枚のウエハー上には半導体素子１が縦横
に幾つも一括して製造されている。そこで、本実施形態
では説明上、１枚のウエハー上の１つの半導体素子１上
に注目して説明を進める。
ように、半導体素子１上には電子回路が集積されてお
り、この電子回路とチップ外部との信号の授受や電力供
給のための接続端子２が電子回路の周辺に形成されてい
る。本来は、１枚のウエハー上には半導体素子１が縦横
に幾つも一括して製造されている。そこで、本実施形態
では説明上、１枚のウエハー上の１つの半導体素子１上
に注目して説明を進める。
【００１４】次に、図３（ｂ）に示すように、半導体素
子１上の接続端子２の側の全面にわたり樹脂層３を形成
する。樹脂層３としては、例えば、エポキシ樹脂あるい
はポリイミド等の熱硬化性樹脂が好ましい。本実施形態
ではエポキシ樹脂を使用している。また、樹脂層３は、
フィルム状樹脂を貼り付けた後に熱圧着するか、スピン
コーター等によって樹脂を塗布した後に硬化させるのが
好適である。本実施形態ではフィルム状樹脂を熱圧着し
て樹脂層３を形成している。このとき、樹脂層３の弾性
率は、おおよそ１．５ＧＰａ以上が好ましい。
子１上の接続端子２の側の全面にわたり樹脂層３を形成
する。樹脂層３としては、例えば、エポキシ樹脂あるい
はポリイミド等の熱硬化性樹脂が好ましい。本実施形態
ではエポキシ樹脂を使用している。また、樹脂層３は、
フィルム状樹脂を貼り付けた後に熱圧着するか、スピン
コーター等によって樹脂を塗布した後に硬化させるのが
好適である。本実施形態ではフィルム状樹脂を熱圧着し
て樹脂層３を形成している。このとき、樹脂層３の弾性
率は、おおよそ１．５ＧＰａ以上が好ましい。
【００１５】次に、図３（ｃ）に示すように、レーザー
を用いた穿孔処理あるいはフォトエッチングなどによ
り、バンプ６が形成されている周囲の下部の樹脂層３に
穴開け加工を施す。本実施形態ではレーザーにより穴開
け加工を行った。
を用いた穿孔処理あるいはフォトエッチングなどによ
り、バンプ６が形成されている周囲の下部の樹脂層３に
穴開け加工を施す。本実施形態ではレーザーにより穴開
け加工を行った。
【００１６】続いて、図３（ｄ）に示すように、穴開け
加工した箇所へ、樹脂層３よりも低弾性率の低弾性層４
を形成する。このとき、低弾性層４の弾性率はおおよそ
０．１ＧＰａ以下の範囲が好ましい。これは、樹脂層３
からパッケージ全体に加わる応力を緩和できるからであ
り、更に、局部的に大きな応力が発生するバンプ６は低
弾性率の低弾性層４をバンプ６の周囲の下部に設けるこ
とで応力を緩和できるからである。本実施形態では、樹
脂層３のヤング率をおおよそ０．６７ＧＰａ、低弾性層
４のヤング率をおおよそ０．０１ＧＰａとした。低弾性
層４も樹脂層３と同じくエポキシ樹脂あるいはエポキシ
樹脂が好ましい。本実施形態ではエポキシ樹脂を使用し
ている。また、低弾性層４は印刷等によって穴埋めして
硬化させるのが好適である。
加工した箇所へ、樹脂層３よりも低弾性率の低弾性層４
を形成する。このとき、低弾性層４の弾性率はおおよそ
０．１ＧＰａ以下の範囲が好ましい。これは、樹脂層３
からパッケージ全体に加わる応力を緩和できるからであ
り、更に、局部的に大きな応力が発生するバンプ６は低
弾性率の低弾性層４をバンプ６の周囲の下部に設けるこ
とで応力を緩和できるからである。本実施形態では、樹
脂層３のヤング率をおおよそ０．６７ＧＰａ、低弾性層
４のヤング率をおおよそ０．０１ＧＰａとした。低弾性
層４も樹脂層３と同じくエポキシ樹脂あるいはエポキシ
樹脂が好ましい。本実施形態ではエポキシ樹脂を使用し
ている。また、低弾性層４は印刷等によって穴埋めして
硬化させるのが好適である。
【００１７】図４は、低弾性層４近傍の拡大断面図であ
る。バンプ６の直径を２ｄとすると、図４に示すよう
に、低弾性層４は、配線層５の端面からｄの幅としてい
る。
る。バンプ６の直径を２ｄとすると、図４に示すよう
に、低弾性層４は、配線層５の端面からｄの幅としてい
る。
【００１８】次に、図３（ｅ）に示すように、接続端子
２の上部の樹脂層３にレーザーにより穴開け加工を施
す。続いて図３（ｆ）に示すように、電解メッキ法等に
より配線層５を形成する。配線層５は図４に示すように
３ｄ／２の幅としている。最後に、図３（ｇ）に示すよ
うに、配線層５にバンプ６を形成する。
２の上部の樹脂層３にレーザーにより穴開け加工を施
す。続いて図３（ｆ）に示すように、電解メッキ法等に
より配線層５を形成する。配線層５は図４に示すように
３ｄ／２の幅としている。最後に、図３（ｇ）に示すよ
うに、配線層５にバンプ６を形成する。
【００１９】以上の製造工程を実行することにより、半
導体素子１上に樹脂層３を設け、更に配線層５に形成す
るバンプ６の周囲の下部のみに、樹脂層３よりも低弾性
率である低弾性層４を設けた構造を有するパッケージ
（半導体装置２０）が製造される。
導体素子１上に樹脂層３を設け、更に配線層５に形成す
るバンプ６の周囲の下部のみに、樹脂層３よりも低弾性
率である低弾性層４を設けた構造を有するパッケージ
（半導体装置２０）が製造される。
【００２０】以上第１実施形態を要約すれば、パッケー
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａ
ｃｋａｇｅ）の半導体装置２０において、パッケージ
（半導体装置２０）の実装信頼性が向上できる。更に、
本実施形態のパッケージ（半導体装置２０）にはあらか
じめ樹脂層３及び低弾性層４が形成されているため、パ
ッケージ（半導体装置２０）と実装基板１０との間に発
生する応力を十分に緩和できる結果、ウエハー工程後に
パッケージに組み立てる際、信頼性確保のためにパッケ
ージ（半導体装置２０）と実装基板１０との間の接合部
（バンプ６と実装基板１０あるいはバンプ６と半導体素
子１）の破壊防止を目的に従来使用していたアンダーフ
ィルレジン１１を作成する工程が不要になる。
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ（ＣＳＰ：Ｃｈｉｐ Ｓｉｚｅ Ｐａ
ｃｋａｇｅ）の半導体装置２０において、パッケージ
（半導体装置２０）の実装信頼性が向上できる。更に、
本実施形態のパッケージ（半導体装置２０）にはあらか
じめ樹脂層３及び低弾性層４が形成されているため、パ
ッケージ（半導体装置２０）と実装基板１０との間に発
生する応力を十分に緩和できる結果、ウエハー工程後に
パッケージに組み立てる際、信頼性確保のためにパッケ
ージ（半導体装置２０）と実装基板１０との間の接合部
（バンプ６と実装基板１０あるいはバンプ６と半導体素
子１）の破壊防止を目的に従来使用していたアンダーフ
ィルレジン１１を作成する工程が不要になる。
【００２１】（第２実施形態）図５は、本発明の第２実
施形態の半導体装置２０を接続端子２の部分で切断した
断面構造図である。図５を参照すると、第２実施形態の
半導体装置２０は、半導体素子１上に樹脂層３を設け、
更に配線層５に形成するバンプ６の下部のみを、樹脂層
３よりも低弾性率である低弾性層４を設けた構造であ
る。
施形態の半導体装置２０を接続端子２の部分で切断した
断面構造図である。図５を参照すると、第２実施形態の
半導体装置２０は、半導体素子１上に樹脂層３を設け、
更に配線層５に形成するバンプ６の下部のみを、樹脂層
３よりも低弾性率である低弾性層４を設けた構造であ
る。
【００２２】樹脂層３及び低弾性層４の材料としては、
第１実施形態と同様のエポキシ樹脂あるいはポリイミド
が好適である。また、樹脂層３を形成する方法も第１実
施形態と同様に、フィルム状樹脂を貼り付けた後に熱圧
着するか、スピンコーター等によって樹脂を塗布した後
に硬化させるのが好適である。また、低弾性層４を形成
する方法も、第１実施形態と同様に、レーザーを用いた
穿孔処理あるいはフォトエッチングなどにより樹脂層３
に穴開け加工をした後、印刷等によって穴埋めして硬化
させるのが好適である。
第１実施形態と同様のエポキシ樹脂あるいはポリイミド
が好適である。また、樹脂層３を形成する方法も第１実
施形態と同様に、フィルム状樹脂を貼り付けた後に熱圧
着するか、スピンコーター等によって樹脂を塗布した後
に硬化させるのが好適である。また、低弾性層４を形成
する方法も、第１実施形態と同様に、レーザーを用いた
穿孔処理あるいはフォトエッチングなどにより樹脂層３
に穴開け加工をした後、印刷等によって穴埋めして硬化
させるのが好適である。
【００２３】図６は、本発明の半導体製造方法の第２実
施形態を示す製造フロー図であって、図５に示す半導体
装置２０の接続端子２の部分で切断した断面構造図によ
る製造フロー図である。図６を参照すると、まず図６
（ａ）に示すように、半導体素子１上には電子回路が集
積されており、この電子回路とチップ外部との信号の授
受や電力供給のための接続端子２が電子回路の周辺に形
成されている。
施形態を示す製造フロー図であって、図５に示す半導体
装置２０の接続端子２の部分で切断した断面構造図によ
る製造フロー図である。図６を参照すると、まず図６
（ａ）に示すように、半導体素子１上には電子回路が集
積されており、この電子回路とチップ外部との信号の授
受や電力供給のための接続端子２が電子回路の周辺に形
成されている。
【００２４】次に図６（ｂ）に示すように、半導体素子
１の接続端子２の側の全面にわたり樹脂層３を形成す
る。樹脂層３は、第１実施形態と同様にエポキシ樹脂を
使用している。また、樹脂層３はフィルム状樹脂を貼り
付けた後に熱圧着して形成している。次に図６（ｃ）に
示すように、バンプ６が形成される下部のみを、レーザ
ー８により樹脂層３に穴開け加工を施す。続いて図６
（ｄ）に示すように、穴開け加工した箇所へ樹脂層３よ
りも低弾性率の低弾性層４を形成する。第１実施形態と
同様に低弾性層４にエポキシ樹脂を使用しており、樹脂
層３のヤング率をおおよそ０．６７ＧＰａ、低弾性層４
のヤング率をおおよそ０．０１ＧＰａとした。また、低
弾性層４は印刷等によって穴埋めして硬化させるのが好
適である。
１の接続端子２の側の全面にわたり樹脂層３を形成す
る。樹脂層３は、第１実施形態と同様にエポキシ樹脂を
使用している。また、樹脂層３はフィルム状樹脂を貼り
付けた後に熱圧着して形成している。次に図６（ｃ）に
示すように、バンプ６が形成される下部のみを、レーザ
ー８により樹脂層３に穴開け加工を施す。続いて図６
（ｄ）に示すように、穴開け加工した箇所へ樹脂層３よ
りも低弾性率の低弾性層４を形成する。第１実施形態と
同様に低弾性層４にエポキシ樹脂を使用しており、樹脂
層３のヤング率をおおよそ０．６７ＧＰａ、低弾性層４
のヤング率をおおよそ０．０１ＧＰａとした。また、低
弾性層４は印刷等によって穴埋めして硬化させるのが好
適である。
【００２５】低弾性層４はバンプ６の直径を２ｄとする
と、図４に示すバンプ６の中心に対して４ｄの幅として
いる。次に図６（ｅ）に示すように、レーザー８により
接続端子２の上部の樹脂層３に穴開け加工を施す。続い
て図６（ｆ）に示すように、電解メッキ法等により配線
層５を形成する。配線層５は、図４に示すように、３ｄ
／２の幅としている。最後に、図６（ｇ）に示すよう
に、配線層５にバンプ６を形成する。
と、図４に示すバンプ６の中心に対して４ｄの幅として
いる。次に図６（ｅ）に示すように、レーザー８により
接続端子２の上部の樹脂層３に穴開け加工を施す。続い
て図６（ｆ）に示すように、電解メッキ法等により配線
層５を形成する。配線層５は、図４に示すように、３ｄ
／２の幅としている。最後に、図６（ｇ）に示すよう
に、配線層５にバンプ６を形成する。
【００２６】以上第２実施形態を要約すれば、パッケー
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ(半導体装置２０）において、パッケ
ージ（半導体装置２０）の実装信頼性が向上できる。更
に、本実施形態のパッケージ（半導体装置２０）にはあ
らかじめ樹脂層３及び低弾性層４が形成されているた
め、パッケージ（半導体装置２０）と実装基板１０との
間に発生する応力を十分に緩和できる結果、ウエハー工
程後にパッケージに組み立てる際、信頼性確保のために
パッケージ（半導体装置２０）と実装基板１０との間の
接合部（バンプ６と実装基板１０あるいはバンプ６と半
導体素子１）の破壊防止を目的に従来使用していたアン
ダーフィルレジン１１を作成する工程が不要になる。
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ(半導体装置２０）において、パッケ
ージ（半導体装置２０）の実装信頼性が向上できる。更
に、本実施形態のパッケージ（半導体装置２０）にはあ
らかじめ樹脂層３及び低弾性層４が形成されているた
め、パッケージ（半導体装置２０）と実装基板１０との
間に発生する応力を十分に緩和できる結果、ウエハー工
程後にパッケージに組み立てる際、信頼性確保のために
パッケージ（半導体装置２０）と実装基板１０との間の
接合部（バンプ６と実装基板１０あるいはバンプ６と半
導体素子１）の破壊防止を目的に従来使用していたアン
ダーフィルレジン１１を作成する工程が不要になる。
【００２７】（第３実施形態）図７は、本発明の半導体
装置２０の第３実施形態であって、低弾性層のみを設け
たパッケージを示す断面構造図であり、図８は、図７に
示す半導体装置２０を実装基板に実装した状態を示す断
面構造図であり、実装信頼性試験を行ったパッケージサ
ンプルの半導体素子１の接続端子２の部分で切断した断
面構造図である。
装置２０の第３実施形態であって、低弾性層のみを設け
たパッケージを示す断面構造図であり、図８は、図７に
示す半導体装置２０を実装基板に実装した状態を示す断
面構造図であり、実装信頼性試験を行ったパッケージサ
ンプルの半導体素子１の接続端子２の部分で切断した断
面構造図である。
【００２８】第３実施形態の半導体装置２０は、半導体
素子１へ低弾性層４のみを設けたチップサイズパッケー
ジ(半導体装置２０）である。実装基板１０はビルドア
ップ工法により製造されたプリント配線板を用いた。ま
た、樹脂層３及び低弾性層４の厚みを、おおよそ８０μ
ｍとした。
素子１へ低弾性層４のみを設けたチップサイズパッケー
ジ(半導体装置２０）である。実装基板１０はビルドア
ップ工法により製造されたプリント配線板を用いた。ま
た、樹脂層３及び低弾性層４の厚みを、おおよそ８０μ
ｍとした。
【００２９】図９は、本発明の半導体製造方法の第３実
施形態を示す製造フロー図であって、図１に示す半導体
装置２０の接続端子２の部分で切断した断面構造図によ
る製造フロー図である。まず、図９（ａ）に示すよう
に、半導体素子１上には電子回路が集積されており、こ
の電子回路とチップ外部との信号の授受や電力供給のた
めの接続端子２が電子回路の周辺に形成されている。続
いて、図９（ｂ）に示すように、半導体素子１上の接続
端子２の側の全面に低弾性層４をあらかじめ形成する。
次に、図９（ｃ）に示すように、バンプ６が形成されて
いる周囲の下部をマスキング７した後、紫外線などによ
り低弾性層４を硬化させ、樹脂層３を形成する。続い
て、図９（ｄ）に示すように、レーザーを用いた穿孔処
理あるいはフォトエッチングなどにより、接続端子２の
上部の樹脂層３に穴開け加工を施す。次に図９（ｅ）に
示すように、電解メッキ法等により配線層５を形成し、
最後に図９（ｆ）に示すように配線層５にバンプ６を形
成する。この製造工程は、第１実施形態（図３）に比べ
工程数が少ない。
施形態を示す製造フロー図であって、図１に示す半導体
装置２０の接続端子２の部分で切断した断面構造図によ
る製造フロー図である。まず、図９（ａ）に示すよう
に、半導体素子１上には電子回路が集積されており、こ
の電子回路とチップ外部との信号の授受や電力供給のた
めの接続端子２が電子回路の周辺に形成されている。続
いて、図９（ｂ）に示すように、半導体素子１上の接続
端子２の側の全面に低弾性層４をあらかじめ形成する。
次に、図９（ｃ）に示すように、バンプ６が形成されて
いる周囲の下部をマスキング７した後、紫外線などによ
り低弾性層４を硬化させ、樹脂層３を形成する。続い
て、図９（ｄ）に示すように、レーザーを用いた穿孔処
理あるいはフォトエッチングなどにより、接続端子２の
上部の樹脂層３に穴開け加工を施す。次に図９（ｅ）に
示すように、電解メッキ法等により配線層５を形成し、
最後に図９（ｆ）に示すように配線層５にバンプ６を形
成する。この製造工程は、第１実施形態（図３）に比べ
工程数が少ない。
【００３０】次に、本実施形態の半導体素子１上に樹脂
層３を設け、更に配線層５に形成するバンプ６の周囲の
下部のみに、樹脂層３よりも低弾性率である低弾性層４
を設けた構造のパッケージサンプルにて、実装信頼性試
験を行った結果について説明する。
層３を設け、更に配線層５に形成するバンプ６の周囲の
下部のみに、樹脂層３よりも低弾性率である低弾性層４
を設けた構造のパッケージサンプルにて、実装信頼性試
験を行った結果について説明する。
【００３１】以上のパッケージサンプルを用いて、実装
信頼性試験を行った。試験内容は、温度サイクル試験
で、−４０℃×３０分→１２５℃×３０分を１サイクル
とした条件にて１０００ｃｙ（サイクル）まで確認し
た。信頼性結果（不良率）を表１に示す。本実施形態の
パッケージ（半導体装置２０）のサンプル（表中の「本
発明サンプル」）は、１０００ｃｙまで不良（接続異
常）は発生していない（すなわち、不良率＝０）。しか
し、半導体素子１へ低弾性層４のみを設けたパッケージ
（半導体装置２０）のサンプル（表中の「比較用サンプ
ル」）では、１０００ｃｙには満たない（すなわち、５
００ｃｙで不良率＝２０、７００ｃｙで不良率＝８０、
１０００ｃｙで不良率＝１００）。したがって、本実施
形態のチップサイズパッケージ（半導体装置２０）構造
であれば実装信頼性が向上することが分かる。
信頼性試験を行った。試験内容は、温度サイクル試験
で、−４０℃×３０分→１２５℃×３０分を１サイクル
とした条件にて１０００ｃｙ（サイクル）まで確認し
た。信頼性結果（不良率）を表１に示す。本実施形態の
パッケージ（半導体装置２０）のサンプル（表中の「本
発明サンプル」）は、１０００ｃｙまで不良（接続異
常）は発生していない（すなわち、不良率＝０）。しか
し、半導体素子１へ低弾性層４のみを設けたパッケージ
（半導体装置２０）のサンプル（表中の「比較用サンプ
ル」）では、１０００ｃｙには満たない（すなわち、５
００ｃｙで不良率＝２０、７００ｃｙで不良率＝８０、
１０００ｃｙで不良率＝１００）。したがって、本実施
形態のチップサイズパッケージ（半導体装置２０）構造
であれば実装信頼性が向上することが分かる。
【００３２】
【表１】
【００３３】以上第３実施形態を要約すれば、パッケー
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ(半導体装置２０）において、パッケ
ージ（半導体装置２０）の実装信頼性が向上できる。更
に、本実施形態のパッケージ（半導体装置２０）にはあ
らかじめ樹脂層３及び低弾性層４が形成されているた
め、パッケージ（半導体装置２０）と実装基板１０との
間に発生する応力を十分に緩和できる結果、ウエハー工
程後にパッケージに組み立てる際、信頼性確保のために
パッケージ（半導体装置２０）と実装基板１０との間の
接合部（バンプ６と実装基板１０あるいはバンプ６と半
導体素子１）の破壊防止を目的に従来使用していたアン
ダーフィルレジン１１を作成する工程が不要になる。
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ(半導体装置２０）において、パッケ
ージ（半導体装置２０）の実装信頼性が向上できる。更
に、本実施形態のパッケージ（半導体装置２０）にはあ
らかじめ樹脂層３及び低弾性層４が形成されているた
め、パッケージ（半導体装置２０）と実装基板１０との
間に発生する応力を十分に緩和できる結果、ウエハー工
程後にパッケージに組み立てる際、信頼性確保のために
パッケージ（半導体装置２０）と実装基板１０との間の
接合部（バンプ６と実装基板１０あるいはバンプ６と半
導体素子１）の破壊防止を目的に従来使用していたアン
ダーフィルレジン１１を作成する工程が不要になる。
【００３４】（第４実施形態）図１０は、本発明の半導
体製造方法の第４実施形態を示す製造フロー図であっ
て、図５に示す半導体装置２０の接続端子２の部分で切
断した断面構造図による製造フロー図である。例えば図
１０（ｂ）に示すように、低弾性層４を半導体素子１上
に接続端子２の側の全面にあらかじめ形成する。次に、
図１０（ｃ）に示すように、バンプ６が形成される下部
のみをマスキング７した後、紫外線９などにより低弾性
層４を硬化させ、弾性層３を形成する。続いて、図１０
（ｄ）に示すように、接続端子２の上部をレーザー８を
用いた穿孔処理あるいはフォトエッチングなどにより弾
性層３に穴開け加工を施す。次に、図１０（ｅ）に示す
ように、電解メッキ法等により配線層５を形成する。最
後に、図１０（ｆ）に示すように配線層５にバンプ６を
形成する。この製造工程は、第２実施形態の半導体製造
方法（図６）に比べ工程数が少ないといったメリットが
ある。
体製造方法の第４実施形態を示す製造フロー図であっ
て、図５に示す半導体装置２０の接続端子２の部分で切
断した断面構造図による製造フロー図である。例えば図
１０（ｂ）に示すように、低弾性層４を半導体素子１上
に接続端子２の側の全面にあらかじめ形成する。次に、
図１０（ｃ）に示すように、バンプ６が形成される下部
のみをマスキング７した後、紫外線９などにより低弾性
層４を硬化させ、弾性層３を形成する。続いて、図１０
（ｄ）に示すように、接続端子２の上部をレーザー８を
用いた穿孔処理あるいはフォトエッチングなどにより弾
性層３に穴開け加工を施す。次に、図１０（ｅ）に示す
ように、電解メッキ法等により配線層５を形成する。最
後に、図１０（ｆ）に示すように配線層５にバンプ６を
形成する。この製造工程は、第２実施形態の半導体製造
方法（図６）に比べ工程数が少ないといったメリットが
ある。
【００３５】以上第４実施形態を要約すれば、パッケー
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ(半導体装置２０）において、パッケ
ージ（半導体装置２０）の実装信頼性が向上できる。更
に、本実施形態のパッケージ（半導体装置２０）にはあ
らかじめ樹脂層３及び低弾性層４が形成されているた
め、パッケージ（半導体装置２０）と実装基板１０との
間に発生する応力を十分に緩和できる結果、ウエハー工
程後にパッケージに組み立てる際、信頼性確保のために
パッケージ（半導体装置２０）と実装基板１０との間の
接合部（バンプ６と実装基板１０あるいはバンプ６と半
導体素子１）の破壊防止を目的に従来使用していたアン
ダーフィルレジン１１を作成する工程が不要になる。
ジ（半導体装置２０）の中で最も大きな応力が発生する
バンプ６に対して、バンプ６の周囲の下部に低弾性層４
を設けた構造により応力を緩和できる結果、ウエハー工
程でパッケージ（半導体装置２０）に組み立てるチップ
サイズパッケージ(半導体装置２０）において、パッケ
ージ（半導体装置２０）の実装信頼性が向上できる。更
に、本実施形態のパッケージ（半導体装置２０）にはあ
らかじめ樹脂層３及び低弾性層４が形成されているた
め、パッケージ（半導体装置２０）と実装基板１０との
間に発生する応力を十分に緩和できる結果、ウエハー工
程後にパッケージに組み立てる際、信頼性確保のために
パッケージ（半導体装置２０）と実装基板１０との間の
接合部（バンプ６と実装基板１０あるいはバンプ６と半
導体素子１）の破壊防止を目的に従来使用していたアン
ダーフィルレジン１１を作成する工程が不要になる。
【００３６】なお、本実施の形態においては、本発明
は、チップサイズパッケージの半導体装置に限定され
ず、本発明を適用する上で好適なバンプを用いた電極接
続技術に適用することができる。また、上記構成部材の
数、位置、形状等は上記実施の形態に限定されず、本発
明を実施する上で好適な数、位置、形状等にすることが
できる。また、各図において、同一構成要素には同一符
号を付している。
は、チップサイズパッケージの半導体装置に限定され
ず、本発明を適用する上で好適なバンプを用いた電極接
続技術に適用することができる。また、上記構成部材の
数、位置、形状等は上記実施の形態に限定されず、本発
明を実施する上で好適な数、位置、形状等にすることが
できる。また、各図において、同一構成要素には同一符
号を付している。
【００３７】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。
で、以下に掲げる効果を奏する。
【００３８】第１に、パッケージの中で最も大きな応力
が発生するバンプに対して、バンプの周囲の下部に低弾
性層を設けた構造により応力を緩和できる結果、ウエハ
ー工程でパッケージに組み立てるチップサイズパッケー
ジ（半導体装置）において、パッケージの実装信頼性が
向上できる。
が発生するバンプに対して、バンプの周囲の下部に低弾
性層を設けた構造により応力を緩和できる結果、ウエハ
ー工程でパッケージに組み立てるチップサイズパッケー
ジ（半導体装置）において、パッケージの実装信頼性が
向上できる。
【００３９】第２に本実施形態のパッケージにはあらか
じめ樹脂層及び低弾性層が形成されているため、パッケ
ージと実装基板との間に発生する応力を十分に緩和でき
る結果、ウエハー工程後にパッケージに組み立てる際、
信頼性確保のためにパッケージと実装基板との間の接合
部（バンプと実装基板あるいはバンプと半導体素子）の
破壊防止を目的に従来使用していたアンダーフィルレジ
ンを作成する工程が不要になる。
じめ樹脂層及び低弾性層が形成されているため、パッケ
ージと実装基板との間に発生する応力を十分に緩和でき
る結果、ウエハー工程後にパッケージに組み立てる際、
信頼性確保のためにパッケージと実装基板との間の接合
部（バンプと実装基板あるいはバンプと半導体素子）の
破壊防止を目的に従来使用していたアンダーフィルレジ
ンを作成する工程が不要になる。
【図１】本発明の半導体装置の第１実施形態を示す断面
構造図である。
構造図である。
【図２】図１に示す半導体装置を実装基板に実装した状
態を示す断面構造図である。
態を示す断面構造図である。
【図３】本発明の半導体製造方法の第１実施形態を示す
製造フロー図であって、図１に示す半導体装置の接続端
子部で切断した断面構造図による製造フロー図である。
製造フロー図であって、図１に示す半導体装置の接続端
子部で切断した断面構造図による製造フロー図である。
【図４】低弾性層近傍の拡大断面図である。
【図５】本発明の第２実施形態の半導体装置を接続端子
の部分で切断した断面構造図である。
の部分で切断した断面構造図である。
【図６】本発明の半導体製造方法の第２実施形態を示す
製造フロー図であって、図５に示す半導体装置の接続端
子部で切断した断面構造図による製造フロー図である。
製造フロー図であって、図５に示す半導体装置の接続端
子部で切断した断面構造図による製造フロー図である。
【図７】本発明の半導体装置の第３実施形態であって、
低弾性層のみを設けたパッケージを示す断面構造図であ
る。
低弾性層のみを設けたパッケージを示す断面構造図であ
る。
【図８】図７に示す半導体装置を実装基板に実装した状
態を示す断面構造図である。
態を示す断面構造図である。
【図９】本発明の半導体製造方法の第３実施形態を示す
製造フロー図であって、図１に示す半導体装置の接続端
子部で切断した断面構造図による製造フロー図である。
製造フロー図であって、図１に示す半導体装置の接続端
子部で切断した断面構造図による製造フロー図である。
【図１０】本発明の半導体製造方法の第４実施形態を示
す製造フロー図であって、図５に示す半導体装置の接続
端子部で切断した断面構造図による製造フロー図であ
る。
す製造フロー図であって、図５に示す半導体装置の接続
端子部で切断した断面構造図による製造フロー図であ
る。
【図１１】従来のチップサイズパッケージを実装基板に
実装した断面構造図である。
実装した断面構造図である。
１…半導体素子 ２…接続端子 ３…樹脂層 ４…低弾性層 ５…配線層 ６…バンプ ７…マスキング １０…実装基板 １１…アンダーフィルレジン ２０…半導体装置
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−107048（ＪＰ，Ａ) 特開 平９−64049（ＪＰ，Ａ) 特開 平10−32224（ＪＰ，Ａ) 特開 平７−273246（ＪＰ，Ａ) 特開 平10−270493（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/60 H01L 21/92
Claims (8)
- 【請求項１】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージのパッケージ構造であって、 ウエハー上の電子素子がフェースダウンにて実装基板上
に接続される接続面側に形成される配線層に接して形成
された少なくとも１つ以上のバンプの略垂下を除く所定
周囲であって前記配線層下部の前記接続面上に所定の膜
厚で形成された低弾性層と、 前記低弾性層の周囲の前記接続面上に所定の膜厚で形成
された樹脂層とを備え、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定していることを特徴とするパ
ッケージ構造。 - 【請求項２】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージのパッケージ構造であって、 ウエハー上の電子素子がフェースダウンにて実装基板上
に接続される接続面側に形成される配線層に接して形成
された少なくとも１つ以上のバンプの略垂下を含む所定
範囲であって前記配線層下部の前記接続面上に所定の膜
厚で形成された低弾性層と、 前記低弾性層の周囲の前記接続面上に所定の膜厚で形成
された樹脂層とを備え、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定していることを特徴とするパ
ッケージ構造。 - 【請求項３】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージの半導体装置であって、 ウエハー上の半導体素子がフェースダウンにて実装基板
上に接続される接続面側に形成される配線層と、 前記配線層に接して形成された少なくとも１つ以上のバ
ンプと、 所定の弾性率を有し、前記配線層下部の前記接続面上で
あって前記バンプの略垂下を除く所定周囲に所定の膜厚
で形成された低弾性層と、 所定の弾性率を有し、前記低弾性層の周囲の前記接続面
上に所定の膜厚で形成された樹脂層とを備え、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定していることを特徴とする半
導体装置。 - 【請求項４】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージの半導体装置であって、 ウエハー上の半導体素子がフェースダウンにて実装基板
上に接続される接続面側に形成される配線層と、 前記配線層に接して形成された少なくとも１つ以上のバ
ンプと、 所定の弾性率を有し、前記配線層下部の前記接続面上で
あって前記バンプの略垂下を含む所定範囲に所定の膜厚
で形成された低弾性層と、 所定の弾性率を有し、前記低弾性層の周囲の前記接続面
上に所定の膜厚で形成された樹脂層とを備え、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定していることを特徴とする半
導体装置。 - 【請求項５】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージのパッケージ製造方法であっ
て、 ウエハー上の電子素子がフェースダウンにて実装基板上
に接続される接続面側に形成される配線層に接して形成
された少なくとも１つ以上のバンプの略垂下を除く所定
周囲であって前記配線層下部の前記接続面上に所定の膜
厚で低弾性層を形成する工程と、 前記低弾性層の周囲の前記接続面上に所定の膜厚で樹脂
層を形成する工程と、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定する工程とを備えていること
を特徴とするパッケージ製造方法。 - 【請求項６】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージのパッケージ製造方法であっ
て、 ウエハー上の電子素子がフェースダウンにて実装基板上
に接続される接続面側に形成される配線層に接して形成
された少なくとも１つ以上のバンプの略垂下を含む所定
範囲であって前記配線層下部の前記接続面上に所定の膜
厚で低弾性層を形成する工程と、 前記低弾性層の周囲の前記接続面上に所定の膜厚で樹脂
層を形成する工程と、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定する工程とを備えていること
を特徴とするパッケージ製造方法。 - 【請求項７】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージの半導体装置製造方法であっ
て、 ウエハー上の半導体素子がフェースダウンにて実装基板
上に接続される接続面側に配線層を形成する工程と、 前記配線層に接して形成された少なくとも１つ以上のバ
ンプを形成する工程と、 所定の弾性率を有し、前記配線層下部の前記接続面上で
あって前記バンプの略垂下を除く所定周囲に所定の膜厚
で低弾性層を形成する工程と、 所定の弾性率を有し、前記低弾性層の周囲の前記接続面
上に所定の膜厚で樹脂層を形成する工程と、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定する工程とを備えたことを特
徴とする半導体装置製造方法。 - 【請求項８】 ウエハー工程でパッケージに組み立てる
チップサイズパッケージの半導体装置製造方法であっ
て、 ウエハー上の半導体素子がフェースダウンにて実装基板
上に接続される接続面側に配線層を形成する工程と、 前記配線層に接して形成された少なくとも１つ以上のバ
ンプを形成する工程と、 所定の弾性率を有し、前記配線層下部の前記接続面上で
あって前記バンプの略垂下を含む所定範囲に所定の膜厚
で形成された低弾性層を形成する工程と、 所定の弾性率を有し、前記低弾性層の周囲の前記接続面
上に所定の膜厚で樹脂層を形成する工程と、 前記低弾性層の弾性率を前記樹脂層の弾性率よりも低く
設定するとともに、前記バンプの直径に対する前記低弾
性層の幅の比を２倍に設定する工程とを備えたことを特
徴とする半導体装置製造方法。
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|---|---|---|---|
| JP34118298A JP3116926B2 (ja) | 1998-11-16 | 1998-11-16 | パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法 |
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| JP34118298A Expired - Fee Related JP3116926B2 (ja) | 1998-11-16 | 1998-11-16 | パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1998
- 1998-11-16 JP JP34118298A patent/JP3116926B2/ja not_active Expired - Fee Related
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