KR100488126B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치에 있어서, 기판 위에 형성된 제1 전극과, 상기 제1 전극 상의 오목 형상의 언더 범프 메탈막과, 상기 언더 범프 메탈막의 오목 형상 내부에 매설되고, 측면 및 저면이 상기 언더 범프 메탈막에 의해 둘러싸인 범프 전극을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 전극 상에 언더 범프 메탈막을 개재시켜 범프 전극(돌기 전극)을 구비한 반도체 장치 및 이러한 반도체 장치의 제조 방법에 관한 것이다. 또한, 본 발명은 기판 사이, 반도체 기판 사이, 또는 기판과 반도체 기판 사이를 접합한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치를 구축하는 반도체 칩의 고집적화나 고기능화에 수반하여, 반도체 칩의 외부 접속 전극(본딩 패드)과 반도체 칩을 실장하는 배선 기판의 전극 사이의 접속 방법은 다양화하는 추세에 있다. 특히, IC 칩, LSI 칩 등의 반도체 칩의 고집적화에 수반하여, 회로 동작 속도의 고속화, 고방열화, 다단자화(다핀화)의 요구는 거세며, 최근에는 하이 엔드의 반도체 칩의 외부 접속 전극 수(단자 수)는 수천을 넘을 것이 예측되고 있다.
한편, 시스템 측으로부터는 반도체 장치의 소형화, 경량화, 다기능화 등이 요구되고 있으며, 이러한 요구로부터도 반도체 칩의 고실장 밀도화는 필수적이다. 또한, 고기능화의 요구로부터, 반도체 장치에 멀티칩 구조나 삼차원 실장 구조를 채용하는 것이 검토되고 있다.
다단자화에는, 범프 전극을 이용한 플립 칩(FC) 방식이나 테이프 오토메틱 본딩(TAB) 방식을 채용하는 것이 유리하다. FC 방식은, 반도체 칩의 외부 접속 전극, 배선 기판의 전극 중 적어도 어느 한쪽에 범프 전극을 형성하고, 범프 전극과 어느 하나의 전극과의 사이 또는 범프 전극끼리 접합하는 방식이다. 예를 들면, 하이 엔드의 초다단자의 반도체 칩에서는, 우선 반도체 칩의 표면(회로 탑재면) 상에 복수의 땜납 범프 전극을 격자 형상으로 배열한다. 이 반도체 칩의 표면을 배선 기판의 표면을 향하여 정렬한 FC 방식에 의해, 배선 기판의 표면 상에 반도체 칩을 탑재한다. 그리고, 땜납 리플로우가 행해져서, 땜납 범프 전극과 배선 기판의 전극 사이가 접합되고, 배선 기판 상에의 반도체 칩의 실장이 완료한다.
TAB 방식은, 우선 반도체 칩의 외부 접속 전극에 금(Au) 범프 전극을 형성하고, 배선 기판의 전극에 구리(Cu) 및 Cu 상에 주석(Sn)을 적층한 Sn/Cu 범프 전극을 형성한다. 반도체 칩 상의 범프 전극과 배선 기판의 리드와의 위치 정렬을 행하고, 그리고 일괄적인 열 압착에 의해 Au 범프 전극과 Sn/Cu 범프 전극 사이가 접합되고, 배선 기판 상으로의 반도체 칩의 실장이 완료한다.
이러한 미소한 범프 전극은 도금에 의해 형성되는 것이 일반적이다. 도 15a 내지 도 15d에는 Au 범프 전극의 제조 방법을 도시한다.
(1) 우선 처음에, 반도체 웨이퍼(100)가 준비된다(도 15a 참조). 이 반도체 웨이퍼(100)는, 다이싱 공정 전의 상태에 있고, 또한 반도체 칩으로서 세분화되기 전의 상태에 있다. 반도체 웨이퍼(100)에 있어서는, 각각의 반도체 칩 형성 영역마다, 회로 탑재면 상에 외부 접속 전극(본딩 패드)(101)이 배치되어 있다. 외부 접속 전극(101)의 상층에는, 패시베이션막(102)이 형성되어 있다. 패시베이션막(102)에 있어서, 외부 접속 전극(101)의 바로 위쪽에는 개구부(102H)가 형성되어 있다. 또한, 이 패시베이션막(102) 상의 범프 전극 형성 영역에는, 개구부(103H)를 포함하는 폴리이미드계 수지막(103)이 형성되어 있다.
(2) 도 15a에 도시한 바와 같이 폴리이미드계 수지막(103) 상, 패시베이션막(102) 상, 개구부(103H)의 내벽 상, 개구부(102H)의 내벽 상 및 개구부(103H)와 개구부(102H)로부터 노출하는 외부 접속 전극(101) 상을 포함하는 반도체 웨이퍼(100) 상의 전면에 언더 범프 메탈(UBM: under bump metal)막(110)을 형성한다. UBM막(110)은 스퍼터링법, 도금법 등의 성막 방법에 의해 형성되어 있으며, 이 UBM막(110)에는 적어도 이하의 기능이 요구되고 있다.
(a) 외부 접속 전극(101)과 범프 전극(도 15b에 도시한 Au 범프 전극(112))과의 사이의 전기적 도통을 확보하는 기능
(b) 외부 접속 전극(101)과 범프 전극 사이의 밀착성을 확보하는 기능
(c) 외부 접속 전극(101)과 범프 전극 사이의 열 확산을 방지하고, 도통 불량이나 밀착성의 열화가 생기지 않도록 하는 배리어막로서의 기능
(d) 전해 도금 시 급전층으로서 사용할 수 있는 기능
이러한 다기능이 요구되기 때문에, UBM막(110)에는 2층 또는 3층의 적층막 구조가 채용되어 있다. 예를 들면, UBM막(110)에는 외부 접속 전극(101)측으로부터 범프 전극측을 향하여, 티탄(Ti)막, 니켈(Ni)막, 팔라듐(Pd)막의 각각을 순차적으로 적층한 적층막이나, 크롬(Cr)막, Cu막, Au막의 각각을 순차적으로 적층한 적층막이 사용되고 있다. 그리고, 이 UBM막(110)에는 수백 ㎚에서 수㎛의 두께가 필요하다.
(3) 다음으로, 포토리소그래피 기술이 사용되고, UBM막(110) 상에 포토레지스트막을 도포하고, 노광, 현상함으로써, 포토레지스트막으로부터 범프 전극 형성용 마스크(111)를 형성한다(도 15b 참조). 이 범프 전극 형성용 마스크(111)는 외부 접속 전극(101) 상에 있어서, UBM막(110)의 표면이 노출하는 개구부(111H)를 포함하고 있다.
(4) 전해 도금법에 의해, UBM막(110)에 급전을 행하여, 도 15b에 도시한 바와 같이 범프 전극 형성용 마스크(111)의 개구부(111H) 내부에서, UBM막(110) 상에 Au 범프 전극(112)을 형성한다.
(5) 이 후, 도 15c에 도시한 바와 같이 범프 전극 형성용 마스크(111)를 박리한다.
(6) 그리고, 도 15d에 도시한 바와 같이 Au 범프 전극(112)을 에칭 마스크로 사용하여, Au 범프 전극(112)하 이외의 불필요한 UBM막(110)을 에칭에 의해 제거한다. 예를 들면, UBM막(110)에 Ti막, Ni막 및 Pd막의 적층막이 사용되어 있는 경우, Pd막 및 Ni막은 질산과 염산과 아세트산과의 혼합 수용액을 이용한 웨트 에칭에 의해 에칭되고, 이 후, Ti막은 불산 수용액을 이용한 웨트 에칭에 의해 에칭되어 있다.
도 16a 내지 도 16e에는 납(Pb)-Sn, 은(Ag)-Sn 등의 땜납 범프 전극의 제조 방법을 도시한다.
(1) 상술한 Au 범프 전극(112)의 제조 방법과 마찬가지로, 우선 처음에, 반도체 웨이퍼(100)가 준비된다(도 16a 참조). 이 반도체 웨이퍼(100)에 있어서는 각각의 반도체 칩 형성 영역마다, 회로 탑재면 상에 외부 접속 전극(101)이 배치되어 있으며, 외부 접속 전극(101)의 상층에는 개구부(102H)를 포함하는 패시베이션막(102), 개구부(103H)를 포함하는 폴리이미드계 수지막(103)이 순차적으로 형성되어 있다.
(2) 도 16a에 도시한 바와 같이 적어도 외부 접속 전극(101) 위를 포함하는 반도체 웨이퍼(100) 상의 전면에 UBM막(110)을 형성한다. 여기서, UBM막(110)은 Au 범프 전극(112)의 경우와 마찬가지로 적층 구조에 의해 형성되어 있지만, 땜납 범프 전극(도 16b에 도시한 부호(122))에 포함되는 Sn의 외부 접속 전극(101)으로의 확산을 방지하기 위해서, Au 범프 전극(112)의 경우보다 두꺼운 막 두께에 의해 형성되어 있다.
(3) 다음으로, 포토리소그래피 기술을 사용하여, UBM막(110) 상에 범프 전극 형성용 마스크(121)를 형성한다(도 16b 참조). 이 범프 전극 형성용 마스크(121)는 외부 접속 전극(101) 상에 있어서, UBM막(110)의 표면이 노출하는 개구부(121H)를 포함한다.
(4) 전해 도금법에 의해, UBM막(110)에 급전을 행하고, 도 16b에 도시한 바와 같이 범프 전극 형성용 마스크(121)의 개구부(121H) 내부에서, UBM막(110) 상에 땜납 범프 전극(122)을 형성한다.
(5) 이 후, 도 16c에 도시한 바와 같이 범프 전극 형성용 마스크(121)를 박리한다.
(6) 도 16d에 도시한 바와 같이 땜납 범프 전극(122)을 에칭 마스크로 사용하여, 땜납 범프 전극(122) 아래 이외의 불필요한 UBM막(110)을 에칭에 의해 제거한다. UBM막(110)의 에칭은 상술한 바와 마찬가지로, 웨트 에칭에 의해 행해진다.
(7) 그리고, 도 16e에 도시한 바와 같이 땜납 리플로우를 행하여, 구형의 땜납 범프 전극(122B)을 형성한다.
이상 설명한 바와 같은, Au 범프 전극(112)이나 땜납 범프 전극(122)을 구비한 반도체 장치에서는, 이하의 점에 대하여 고려가 이루어져 있지 않았다.
(1) Au 범프 전극(112)의 제조 방법에 있어서, UBM막(110)의 불필요한 부분의 제거에는 웨트 에칭이 사용되고 있다. 웨트 에칭의 에칭 방향은 기본적으로 등방적이므로, 도 17에 파선으로 둘러싸여 도시된 바와 같이 Au 범프 전극(112) 바로 아래에서 언더컷트(110U)가 발생된다. 예를 들면, 8인치 직경의 반도체 웨이퍼(100)의 경우, 언더컷트량은 편측에서 10㎛ 정도에 달한다. 이 때문에, 20㎛ 이하의 직경의 Au 범프 전극(112)에 있어서는 Au 범프 전극(112) 바로 아래의 UBM막(110)이 언더컷트에 의해 제거되므로, 외부 접속 전극(101)과 Au 범프 전극(112) 사이에 접합부를 형성할 수 없다. 이러한 현상은 땜납 범프 전극(122)의 제조 방법에 있어서도 마찬가지이다.
(2) 즉, 미세한 Au 범프 전극(112) 또는 땜납 범프 전극(122)을 제조하는 것이 어렵다. 그 결과, 반도체 장치의 회로 동작 속도의 고속화, 고발열화, 다단자화를 실현하는 것이 어려웠다. 또한, 반도체 장치의 소형화, 경량화, 다기능화를 실현하는 것이 어려웠다.
(3) 또한, UBM막(110)의 언더컷트(110U)에 의해, Au 범프 전극(112) 또는 땜납 범프 전극(122)과 외부 접속 전극(101) 사이의 접합부의 기계적 강도가 저하한다. 이 때문에, 온도 사이클에 의해 발생하는 응력에 의해, 접합부에 크랙이 발생하거나, 접합부의 파단이 생길 우려가 있기 때문에, 반도체 장치의 신뢰성을 손상시킨다.
(4) UBM막(110)의 불필요한 부분의 제거에, 이방성 에칭, 예를 들면 반응성 이온 에칭(RIE) 등의 드라이 에칭을 이용하는 것이 고려된다. 그러나, UBM막(110)에는 드라이 에칭이 어려운 재료가 적층되어 있어서, 무리하게 드라이 에칭을 행할 경우에는 에칭 시간이 증대하고, 제조 비용이 매우 비싸진다.
한편, 상기한 바와 같은 땜납 범프 전극(122)을 사용하여, 협(挾) 피치의 전극끼리 접합하기에는 한계가 있다. 땜납 범프 전극은 땜납 리플로우에 의해 한 번 용융시키고 나서 응고시켜서, 전극간의 접합을 행한다. 이 때문에, 접합 후의 땜납 범프 전극의 형상은 제어하기 어렵고, 인접하는 전극측에서 땜납 범프 전극은 팽창을 일으키기 쉽기 때문에, 인접 전극간의 단락이 생겨, 접속 불량의 발생의 원인이 된다.
그래서, 최근에 있어서는 땜납 범프 전극을 개재시키지 않고, 전극간을 접합하는 방법이 반도체 장치에 채용되는 경향이 있다. 도 18에 도시한 바와 같이 반도체 칩(200)의 외부 접속 전극(201)과 반도체 칩(210)의 외부 접속 전극(211)과의 사이가 땜납 범프 전극을 개재시키지 않고 접합된다. 접합에는 외부 접속 전극(201, 211)을 압축하는 방향으로 기능하는 가중이 사용된다. 가중의 인가 전에는 접합될 반도체 칩(200, 210)의 평행도(x-y 평면으로부터의 기울기)가 조절되고, 외부 접속 전극(201, 211)끼리의, x 방향, y 방향, z 축을 중심으로 하는 회전각 θ의 어긋남을 일치시키는 위치 정렬이 행해진다.
또한, 외부 접속 전극(201, 211)의 재질이, 예를 들면 Cu 등의 산화물, 황화물 등의 화합물을 생성하기 쉬운 금속일 때에는, 어떻게든 그와 같은 화합물을 생성하지 않고 외부 접속 전극(201)과 외부 접속 전극(211) 사이를 접촉시키거나, 또는 화합물을 제거하여 외부 접속 전극(201)과 외부 접속 전극(211) 사이의 새롭게 생성된 면끼리 접촉시키는 것이, 양호한 접합을 행하기 위한 중요한 기술적 과제로 되어 있다.
이러한 기술적 과제를 해결하는 제1 접합 방법으로서, 수소 환원 분위기 중에서 전극끼리의 접합을 행하는 방법이 있다. 이 제1 접합 방법에 있어서는 환원 분위기를 소정 압력으로 조절하고, 반도체 칩(200, 210)의 평행도를 조절하고, 외부 접속 전극(201)과 외부 접속 전극(211)과의 위치 정렬을 ㎛ 단위로 조절하여, 접합 가중을 제어하고, 환원 반응을 위한 가열을 할 수 있는 접합 장치가 필요하게 된다. 환원 반응에는, 예를 들면 450℃의 가열이 필요하다.
이러한 제1 접합 방법에 있어서는 접합 장치가 규모가 커지고, 접합 장치의 제작 비용의 상승을 초래한다. 결과적으로, 이러한 접합 장치를 이용하여 제조되는 반도체 장치의 제조 비용이 상승한다.
또한, 제2 접합 방법으로서, 거의 상온에서, 또한 초 고진공 중에서, 외부 접속 전극(201, 211)에 이온 조사를 행하고, 산화물이나 유기물을 제거한 후, 외부 접속 전극(201)과 외부 접속 전극(211) 사이를 접합하는 방법이 있다. 제2 접합 방법에 있어서는 진공화를 행하고, 이온 조사를 행하는 것이 가능하고, 제1 접합 방법의 경우와 마찬가지로 반도체 칩(200, 210)의 평행도를 조절하고, 외부 접속 전극(201)과 외부 접속 전극(211)과의 위치 정렬을 ㎛ 단위로 조절하여, 접합 가중을 제어할 수 있는 접합 장치가 필요하게 된다.
이러한 제2 접합 방법에 있어서는 접합 장치가 규모가 커지고, 접합 장치의 제작 비용의 상승을 초래한다. 결과적으로, 이러한 접합 장치를 이용하여 제조되는 반도체 장치의 제조 비용이 상승한다.
상기 과제를 해결하기 위해서, 본 발명의 제1 특징은, 반도체 장치에 있어서, 기판 위에 형성된 제1 전극과, 상기 제1 전극 상의 오목 형상의 언더 범프 메탈막과, 상기 언더 범프 메탈막의 오목 형상 내부에 매설되고, 측면 및 저면이 상기 언더 범프 메탈막에 의해 둘러싸인 범프 전극을 포함한다.
본 발명의 제2 특징은, 반도체 장치의 제조 방법에 있어서, 전극 상에 개구부를 포함하는 절연막을 형성하는 공정과, 상기 절연막 상, 상기 개구부 내벽 상 및 상기 개구부 내의 상기 전극 상에 언더 범프 메탈막을 형성하는 공정과, 적어도 상기 개구부를 매설하도록, 상기 언더 범프 메탈막 상에 범프 전극막을 형성하는 공정과, 상기 개구부 이외의 범프 전극막 및 언더 범프 메탈막을 제거하고, 상기 개구부 내벽 상 및 상기 개구부 내의 상기 전극 상의 언더 범프 메탈막에 의해 주위가 둘러싸인 범프 전극을 형성하는 공정, 및 상기 절연막의 적어도 표면의 일부를 막 두께 방향으로 제거하는 공정을 포함한다.
본 발명의 제3 특징은, 반도체 장치의 제조 방법에 있어서, 제1 전극을 갖는 제1 기판을 형성하는 공정과, 제2 전극을 갖는 제2 기판을 형성하는 공정과, 상기 제1 전극, 제2 전극 중 적어도 어느 한쪽의 표면에, 활성화 전의 용제를 부착하는 공정과, 상기 제1 전극에 상기 용제를 개재시켜 상기 제2 전극을 접촉시키고, 상기 제1 전극과 제2 전극을 압축하는 방향으로 가압하는 공정, 및 상기 제1 전극과 제2 전극 사이의 접합 전에, 상기 제1 전극 및 제2 전극의 낮은 쪽의 융점 온도에 도달하지 않는 온도에서, 상기 용제를 활성화하는 공정을 포함한다.
본 발명의 제4 특징은, 반도체 장치의 제조 방법에 있어서, 제1 전극을 갖는 제1 기판을 형성하는 공정과, 제2 전극을 갖는 제2 기판을 형성하는 공정과, 상기 제1 전극, 제2 전극 중 적어도 어느 한쪽의 표면에, 열경화하는 성질 및 열경화 온도보다 낮은 온도에서 활성화하는 성질을 갖는, 활성화 전의 용제를 부착시키는 공정과, 상기 제1 전극에 상기 용제를 개재시켜 상기 제2 전극을 접촉시키고, 상기 제1 전극과 제2 전극을 압축하는 방향으로 가압하는 공정과, 상기 제1 전극과 제2 전극 사이의 접합 전에, 상기 제1 전극 및 제2 전극의 낮은 쪽의 융점 온도에 도달하지 않는 온도에서, 상기 용제를 활성화하는 공정, 및 상기 제1 전극과 제2 전극 사이가 접합된 후에, 상기 용제를 열경화하는 공정을 포함한다.
다음으로, 도면을 참조하여, 본 발명의 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법을 설명한다. 이하의 도면의 기재에 있어서, 동일하거나 유사한 부분에는 동일하거나 유사한 부호를 붙이고 있다. 단, 도면은 모식적인 것으로, 두께와 평면 치수와의 관계, 각층의 두께의 비율 등은 현실의 것과는 다른 것에 유의해야 한다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또한, 도면 상호간에서도 서로의 치수의 관계나 비율이 다른 부분이 포함되어 있는 것은 물론이다.
〈실시예〉
[반도체 장치의 반도체 칩 및 범프 전극의 기본 구조]
도 1에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는, 외부 접속 전극(18)과, 외부 접속 전극(18) 상의 오목 형상의 UBM막(20)과, UBM막(20)의 오목 형상 내부에 매설되고, 측면 및 저면이 UBM막(20)에 의해 둘러싸인 범프 전극(21)을 적어도 구비하여 구축되어 있다.
외부 접속 전극(18)은 반도체 칩(1)의 본딩 패드(외부 접속 단자)이다. 반도체 칩(1)은 실리콘 단결정 기판으로 이루어지는 반도체 기판(10)과, 이 반도체 기판(10)의 주면(회로 탑재면)에 배치된 소자(12)와, 소자(12) 상의 제1 층째 배선(14)과, 제1 층째 배선(14) 상의 제2 층째 배선(16)과, 그리고 제2 층째 배선(16) 상의 제 3층째 배선으로도 사용되는 외부 접속 전극(18)을 구비하고 있다. 또, 본 발명의 제1 실시예에 따른 반도체 칩(1)은 상기한 바와 같이 3층 배선 구조로 구성되어 있지만, 본 발명은 이 배선층 수에 한정되는 것은 아니다.
또한, 이러한 소자 구조에 한정되는 것을 아니지만, 본 발명의 제1 실시예에 있어서, 소자(12)는 절연 게이트형 전계 효과 트랜지스터(이하 IGFET(Insulated Gate Field Effect Transistor)라고 함)로 구성되어 있다. 여기서, IGFET는, 적어도 MISFET(Metal Insulated Semiconductor Field Effect Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 포함하는 의미로 사용되고 있다. 즉, 소자(12)는 소자간 분리 절연막(11)에 의해 주위가 둘러싸인 영역 내에서, 반도체 기판(또는 웰 영역)(10)으로 이루어지는 채널 형성 영역과, 이 채널 형성 영역 상의 게이트 절연막(12A)과, 게이트 절연막(12A) 상의 게이트 전극(12B)과, 게이트 전극(12B)의 양측에 배치되고 소스 영역 또는 드레인 영역으로서 사용되는 한 쌍의 반도체 영역(12C)으로 구성되어 있다.
제1 층째 배선(14)은 소자(12)를 덮는 층간 절연막(13) 상에 배치되고, 이 층간 절연막(13)에 형성된 접속 홀을 통해 소자(12)의 반도체 영역(12C)에 전기적으로 접속되어 있다. 제1 층째 배선(14), 후술하는 제2 층째 배선(16) 및 외부 접속 전극(18)은 본 발명의 제1 실시예에서 상감 프로세스에 의해 형성된 Cu 배선 또는 Cu 합금 배선이다. 또, 본 발명에서는 제1 층째 배선(14) 등에는 알루미늄(Al)막, Al 합금막(예를 들면 Al-Cu막, Al-Si막 또는 Al-Cu-Si막) 등도 사용할 수 있다. 또한, 층간 절연막(13, 15, 17)에는 예를 들면 실리콘 산화막, 실리콘 질화막의 단층막, 또는 이들 단층막을 복수 적층한 복합막을 실용적으로 사용할 수 있다.
제2 층째 배선(16)은 층간 절연막(15) 상에 배치되고, 이 층간 절연막(15)에 형성된 접속 홀을 통해 제1 층째 배선(14)에 전기적으로 접속되어 있다.
외부 접속 전극(제3 층째 배선)(18)은 층간 절연막(17) 상에 배치되고, 이 층간 절연막(17)에 형성된 접속 홀을 통해 제2 층째 배선(16)에 전기적으로 접속되어 있다.
그리고, 상술한 UBM막(20)에 있어서는 그 오목 형상의 저면의 전역이 외부 접속 전극(18)의 표면에 전기적·기계적으로 접속되고, 그 오목 형상의 측면이 외부 접속 전극(18)의 표면에 대하여 실질적으로 수직인 면으로 구성되어 있다. 이 UBM막(20)의 측면의 높이는 범프 전극(21)의 UBM막(20)의 저면으로부터의 높이와 실질적으로 동일하다. 본 발명의 제1 실시예에서, 범프 전극(21)에는 Cu 범프 전극이 사용되고 있다. 또한, UBM막(20)에는 외부 접속 전극(18)의 표면측으로부터 그 상측을 향하여, 탄탈 질화(TaN)막, 탄탈(Ta)막, Cu막의 각각을 순차적으로 적층한 복합막이 사용되고 있다. 최상층의 Cu막은 적어도 전기 전도성을 갖고 있으며, 또한 외부 접속 전극(18)과의 사이의 접착성을 높이는 기능을 갖고 있다. 중간층의 Ta막은, 마찬가지로 적어도 전기 전도성을 갖고 있으며, 또한 외부 접속 전극(18)과 범프 전극(21) 사이의 확산 방지 배리어막으로서의 기능을 갖고 있다. 최하층의 TaN막은 적어도 전기 전도성을 갖고, 산화 방지막으로서의 기능을 갖고 있다. 또한, UBM막(20)은 범프 전극(21)을 전해 도금에 의해 형성할 때의 급전막(feeding layer)으로서 사용되고 있다.
범프 전극(21)은 상기한 바와 같이 측면의 거의 전역이 UBM막(20)의 내벽면에 의해 둘러싸이고, 저면이 마찬가지로 UBM막(20)의 저면에 의해 둘러싸여서, 범프 전극(21)의 형상이 UBM막(20)의 오목 형상에 의해 결정되도록 되어 있다. 범프 전극(21)의 평면 형상은 도시하지 않지만, 원형, 타원, 사각형, 또는 육각형이나 팔각형 등의 다각형으로 형성할 수 있다. 범프 전극(21)의 온도 사이클에 대한 기계적 강도를 향상하기 위해서는 범프 전극(21)의 평면 형상은 원형 또는 그에 가까운 형상이 바람직하다. 또한, 예를 들면 특정 용도용 집적 회로(ASIC: application specific integrated circuit) 등에 있어서 범프 전극(21)의 평면 형상을 전자 정보로서 취급하는 경우에는, 기계적 강도도 감안하여 전자 정보량을 감소시키므로, 범프 전극(21)의 평면 형상을 다각형으로 설정하는 것이 바람직하다. UBM막(20)의 오목 형상의 개구 형상은, 기본적으로는 범프 전극(21)의 평면 형상과 동일하다. 따라서, 전자 정보로서의 범프 전극(21)의 평면 형상(또는 절연막(25)의 범프 개구부(25H)를 형성하는 레티클의 패턴)이 다각형으로 설정되어 있어도, 반도체 웨이퍼 프로세스에 있어서, 노광 공정 시의 인접 효과, 에칭 공정 시의 에칭의 감김 등이 생겨, 실제 범프 전극(21)의 평면 형상은 원형에 가까운 형상으로 된다. 본 발명의 제1 실시예에서, 범프 전극(21)에는 전해 도금에 의해 성막된 Cu막을 실용적으로 사용할 수 있다.
범프 전극(21)의 상면은 기본적으로 거의 평면이지만, 범프 전극(21)의 상측 각부(角部)에는 모따기(21C)가 이루어져, 범프 전극(21)의 상면에 평탄화가 한층 더 도모되고 있다. 본 발명의 제1 실시예에서, 모따기(21C)는, 수평면, 예를 들면 반도체 기판(10)의 회로 탑재면에 대하여 실질적으로 평행한 면에서 연마된 면이라는 의미로 사용되고 있다. 반도체 장치의 제조 방법에서 설명하지만, 범프 전극(21) 및 UBM막(20)을 형성할 때에 불필요한 영역의 범프 전극막(도 2b에 도시한 부호(21A)) 및 UBM막(20)을 화학적 기계적 연마(CMP: Chemical Mechanical Polishing)에 의해 제거할 수 있지만, 이 때 범프 전극(21)의 경도가 절연막(25)의 경도보다 낮기 때문에, 파선으로 도시한 바와 같이 범프 전극(21)의 상면 중앙부가 약간 오목하고, 상면 주변부의 각진 부분에 돌출된 형상(도 1에서, 파선으로 도시되어 있음)이 생성될 수 있다. 모따기(21C)는 필요에 따라 이러한 돌출된 형상의 부분을 제거하도록 수평면을 따라 행해진다.
범프 전극(21)의 측면 중 적어도 외부 접속 전극(18)측의 일부, 즉 직접적으로는 UBM막(20)의 측면 중 적어도 외부 접속 전극(18)측의 일부는 패시베이션막으로서의 절연막(25)에 의해 둘러싸여 있다. 다시 말하면, 범프 전극(21)의 외부 접속 전극(18)측의 일부는 절연막(25)에 형성된 범프 개구부(25H) 내부에, UBM막(20)을 개재시켜 매설되어 있다. 본 발명의 제1 실시예에서, 절연막(25)에는 예를 들면 플라즈마 CVD법에 의해 성막된 실리콘 산화막, 실리콘 질화막 등의 무기계 절연막을 실용적으로 사용할 수 있다. 또한, 절연막(25)에는 스핀 온 글라스(spin on glass)(SOG)법에 의해 도포된 실리콘 산화막, 스핀 코팅법에 의해 도포된 폴리이미드계 수지막 등의 유기계 절연막도 실용적으로 사용할 수 있다.
이와 같이 구성되는 본 발명의 제1 실시예에 따른 반도체 장치에서는, UBM막(20)이 범프 전극(21)의 측면 및 저면을 둘러싸고, 외부 접속 전극(18)과 범프 전극(21) 사이에서 UBM막(20)에 의해 충분한 전류 경로의 단면적 및 방열 경로의 단면적을 확보할 수 있다. 따라서, 범프 전극(21)의 미세화를 실현할 수 있어, 다단자화를 실현할 수 있다. 또한, 범프 전극(21)의 측면을 둘러싸도록 UBM막(20)을 구비하였기 때문에, 범프 전극(Cu 범프 전극)(21)의 부식을 방지할 수 있어, 신뢰성이 높은 반도체 장치를 실현할 수 있다. 또, 범프 전극(21)의 상면은 다른 전극(예를 들면, 후술하는 도 3 및 도 4에 도시한 인터포저(3)의 플러그(34))에 접합되도록 되어 있으며, 범프 전극(21)의 상면이 노출하는 것은 아니므로, 이 부분의 부식은 없다.
또한, 오목 형상의 UBM막(20)은 적절한 기계적 강도를 갖고 있으므로, 범프 전극(21)의 형상 변화가 생기기 어렵고, 범프 전극(21)의 높이를 균일화할 수 있기 때문에, 범프 전극(21)과 이 범프 전극(21) 상의 다른 전극 간의 전기적인 접속 신뢰성을 향상시킬 수 있다.
또한, 외부 접속 전극(18)과 UBM막(20) 사이의 접속 부분 및 UBM막(20)과 범프 전극(21) 사이의 접속 부분이 절연막(25)에 의해 기계적으로 보강되어 있다. 따라서, 열 사이클에 수반하는 전단 응력에 의한 접속 부분의 크랙의 발생이나 파단을 방지할 수 있어, 전기적 신뢰성을 향상할 수 있다. 상기한 바와 같이 절연막(25)으로서 실리콘 산화막, 실리콘 질화막 등의 무기계 절연막이 사용되는 경우, 전단 응력에 대항하여 접속 부분을 강고하게 고착시킬 수 있다. 또한, 절연막(25)으로서 폴리이미드계 수지막 등의 유기계 절연막이 사용되는 경우, 전단 응력을 흡수할 수 있다.
또한, 범프 전극(21)의 상측 각부에 모따기(21C)를 행하여, 이 부분에 발생하는 돌출된 형상을 제거하여, 범프 전극(21)의 상면을 평탄화할 수 있기 때문에, 범프 전극(21)과 그 상면에 접속되는 다른 전극 간의 접속 불량을 방지할 수 있어, 전기적 신뢰성을 향상시킬 수 있다.
[범프 전극의 제조 방법 및 반도체 장치의 제조 방법]
다음으로, 도 2a 내지 도 2e를 이용하여 상술한 범프 전극(21)의 제조 방법을, 적어도 포함하는 반도체 장치의 제조 방법을 설명한다. 또, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법은 직경 5㎛, 높이 0.5㎛의 사이즈를 갖는 미세한 Cu 범프 전극의 제조 방법이다.
(1) 우선 처음에, 반도체 웨이퍼(10W)가 준비된다(도 2a 참조). 이 반도체 웨이퍼(10W)는 반도체 웨이퍼 프로세스의 다이싱 공정 전의 상태에 있고, 또한 반도체 칩으로서 세분화되기 전의 상태에 있다. 반도체 웨이퍼(10W)는 실리콘 단결정 웨이퍼에 의해 형성되고, 각각의 반도체 칩 형성 영역별 회로 탑재면 상에 외부 접속 전극(18)이 이미 배치된 상태에 있다.
(2) 도 2a에 도시한 바와 같이 외부 접속 전극(18) 상에 범프 개구부(25H)를 포함하는 절연막(25A)을 형성한다. 절연막(25A)은 예를 들면 플라즈마 CVD법에 의해 성막된 실리콘 산화막 또는 실리콘 질화막 등의 무기계 절연막을 실용적으로 사용할 수 있고, 이 무기계 절연막은 예를 들면 1.5㎛의 막 두께로 형성되어 있다. 범프 개구부(25H)는 포토리소그래피 기술에 의해 절연막(25A) 상에 포토레지스트막을 형성하고, 노광 처리, 현상 처리 등을 거쳐 포토레지스트막으로부터 에칭 마스크를 형성하고, 이 에칭 마스크를 사용하여 절연막(25A)을 패터닝함으로써 형성할 수 있다. 절연막(25A)의 패터닝에는 RIE 등의 이방성 에칭을 사용하는 것이, 미세화 측면에서 바람직하다. 또, 절연막(25A)에는 무기계 절연막 대신에, 상기한 바와 같이 유기계 절연막을 사용할 수 있다.
(3) 다음으로, 절연막(25A) 상, 범프 개구부(25H) 내벽 상 및 범프 개구부(25H) 내의 외부 접속 전극(18) 상의 반도체 웨이퍼(10W)의 전면에 UBM막(20)을 형성한다(도 2b 참조). UBM막(20)은 예를 들면 80㎚∼200㎚ 정도의 막 두께의 Cu막, 5㎚∼50㎚ 정도의 막 두께의 Ta막, 5㎚∼50㎚ 정도의 막 두께의 TaN막의 적층막으로 형성되고, 이들 막은 연속적인 스퍼터링에 의해 성막할 수 있다. UBM막(20)은 이와 같이 스퍼터링에 의해 성막되어 있기 때문에, 범프 개구부(25H) 내벽의 단차면 및 범프 개구부(25H) 내에 노출하는 외부 접속 전극(18)의 표면을 따라 거의 균일한 막 두께로 형성할 수 있다.
(4) 계속해서, 도 2b에 도시한 바와 같이 적어도 범프 개구부(25H)를 매설하도록, UBM막(20) 상에 범프 전극막(21A)을 형성한다. 범프 전극막(21A)에는 예를 들면 1㎛∼3㎛ 정도의 막 두께의 Cu막을 실용적으로 사용할 수 있다. 이 Cu막은 UBM막(20)을 급전막으로서 사용하여, 전해 도금에 의해 성막된다.
(5) 도 2c에 도시한 바와 같이 범프 개구부(25H) 이외의 불필요한(잉여의) 범프 전극막(21A) 및 UBM막(20)을 제거하여, 범프 개구부(25H) 내벽 상 및 범프 개구부(25H) 내의 외부 접속 전극(18) 상의 UBM막(20)에 의해 주위가 둘러싸인 범프 전극(21)을 형성한다. 이 불필요한 범프 전극막(21A) 및 UBM막(20)의 제거는 CMP에 의해 행한다. CMP는 반도체 웨이퍼(10W)의 전면을 화학적·기계적으로 깎게 되어 있어, 결과적으로 절연막(25A)의 표면의 높이, UBM막(20)의 범프 개구부(25H) 내벽에서의 높이, 범프 전극(21)의 높이는 거의 동일하게 되어, 반도체 웨이퍼(10W)의 전면이 평탄화된다.
(6) 도 2d에 도시한 바와 같이 절연막(25A)의 표면의 일부를 막 두께 방향으로 제거하여, UBM막(20) 및 범프 전극(21)을 돌출시킴과 함께, 이들 UBM막(20) 및 범프 전극(21)에 대하여 리세스시킨 절연막(25)을 형성한다. 절연막(25A)의 제거에는 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 절연막(25A)은 예를 들면 0.5㎛ 정도 제거되고, 최종적인 절연막(25)의 막 두께는 예를 들면 1.0㎛로 조절되어 있다. 또한, 절연막(25A)에 유기계 수지막을 사용하는 경우, 이 절연막(25A)의 표면의 일부의 제거에는 플라즈마 애셔를 사용할 수 있다.
또, 예를 들면, 외부 접속 전극(18)과 UBM막(20) 사이의 접착력을 충분히 얻을 수 있는 경우에는 절연막(25A)을 전부 제거하여, 절연막(25)을 없애도록 해도 된다.
(7) 다음으로, 상술한 CMP에 의해 범프 전극(21)의 상면 중앙부에 약간의 오목부가 생기는 것에 기인한, 범프 전극(21)의 상측 각부의 돌출된 형상을 제거하기 위해서, 도 2e에 도시한 바와 같이 모따기(21C)를 행한다(도 1 참조). 모따기(21C)는 CMP에 의해 행해지고, 이 모따기(21C)에 의해 범프 전극(21)의 상면을 평탄화할 수 있다.
(8) 이들 일련의 공정이 종료되면, 외부 접속 전극(18) 상에 UBM막(20)을 개재시켜 전기적·기계적으로 접속되고, 절연막(25)의 표면으로부터 0.5㎛의 높이를 갖는 범프 전극(21)을 구비한 반도체 웨이퍼(10W)를 완성시킬 수 있다.
(9) 이 후, 반도체 웨이퍼(10W)에 다이싱 공정을 행하여, 도 1에 도시한 바와 같은 반도체 칩(1)을 형성할 수 있다.
(10) 그리고, 후술하는 바와 같이 다층 배선 기판(도 3에 부호(5)를 붙여 도시함) 상에 반도체 칩(1)을 실장함으로써, 본 발명의 제1 실시예에 따른 반도체 장치(도 3에 부호(2)를 붙여 도시함)를 완성시킬 수 있다.
이러한 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서는, 범프 개구부(25H)를 포함하는 절연막(25A)을 형성한 후에, 범프 개구부(25H) 내벽 상 및 범프 개구부(25H) 내의 외부 접속 전극(18) 상의 넓은 범위에 걸쳐 UBM막(20)을 형성하고, 또한 범프 전극(21)을 마스크로 한 웨트 에칭에 의한 UBM막(20)의 패터닝을 행하지 않도록 하였기 때문에, UBM막(20)의 사이드 에칭을 방지할 수 있다. 따라서, 외부 접속 전극(18)과 범프 전극(21) 사이의 UBM막(20)을 개재시킨 도통을 확실하게 행할 수 있어, 반도체 장치의 제조 상의 수율을 향상시킬 수 있다. 또한, UBM막(20)의 사이드 에칭을 방지하도록 하였기 때문에, 상기한 바와 같이 예를 들면 5㎛ 직경 또는 그 이하의 미세한 범프 전극(21)을 용이하게 제조할 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서는, CMP에 의해 범프 개구부(25H) 위를 포함하는 절연막(25A) 상의 전면을 평탄화할 수 있어, 범프 전극(21)의 높이를 균일화할 수 있기 때문에, 범프 전극(21)의 접속 불량을 방지할 수 있다. 또한, 절연막(25A) 상의 불필요한 범프 전극막(21A)과 UBM막(20)을 하나의 CMP 공정에 의해 순차적으로 제거할 수 있기 때문에, 반도체 장치의 제조 공정 수를 감소시킬 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에서는, CMP에 의해 범프 전극(21)의 상면이 약간 오목하고, 범프 전극(21)의 상측 각부의 돌출된 형상을 모따기(21C)에 의해 제거할 수 있기 때문에, 범프 전극(21)의 상면을 보다 한층 평탄화시킬 수 있다. 따라서, 범프 전극(21)과 그 상면에 접속되는 다른 전극 사이의 접속 불량을 방지할 수 있어, 반도체 장치의 제조 상의 수율을 향상시킬 수 있다.
[반도체 장치의 제1 구조]
본 발명의 제1 실시예에 따른 제1 구조의 반도체 장치(2)는 도 3 및 도 4에 도시한 바와 같이 다층 배선 기판(5)과, 이 다층 배선 기판(5) 상의 인터포저(3)와, 인터포저(3) 상의 상술한 반도체 칩(1)을 적어도 구비하여 구축되어 있다.
다층 배선 기판(5)은 그 구조를 상세히 나타내고 있지 않지만, 기판 본체(51)에 복수의 배선층을 구비하고 있으며, 기판 본체(51)의 표면(도 3의 상측 표면)에는 복수의 전극(내부 전극)(52)이 배치되어 있다. 이 기판 본체(51)에는 세라믹스 기판, 탄화실리콘 기판, 에폭시계 수지 기판 등을 실용적으로 사용할 수 있다.
인터포저(3)는 본 발명의 제1 실시예에서, 다층 배선 기판(5)과 반도체 칩(1) 사이에 개재시키는 중간 배선 기판으로서의 기능을 갖고 있다. 이 인터포저(3)는 인터포저 본체(30)와, 이 인터포저 본체(30)의 표면(도 4의 하측 표면)으로부터 이면(도 4의 상측 표면)에 달하는 플러그 홀(30H)과, 플러그 홀(30H) 내벽 상의 절연막(31)과, 이 절연막(31) 상의 배리어 메탈막(32)과, 배리어 메탈막(32) 상의 도금 시드막(도금 급전막)(33)과, 도금 시드막(33) 상에서 플러그 홀(30H) 내부에 매설된 플러그(34)와, 인터포저 본체(30)의 표면 상의 제1 층째 배선(35)과, 제1 층째 배선(35) 상의 제2 층째 배선(36)과, 제2 층째 배선(36) 상의 외부 접속 전극(제3 층째 배선)(37)을 적어도 구비하고 있다. 또한, 인터포저(3)의 외부 접속 전극(37) 상에는 상술한 반도체 칩(1)의 UBM막(20)과 마찬가지의 구조인 UBM막(40)과, 반도체 칩(1)의 범프 전극(21)과 마찬가지의 구조의 범프 전극(41)을 구비하고 있다.
인터포저 본체(30)에는 반도체 칩(1)의 반도체 기판(10)과의 열팽창 계수가 동등하고, 또한 반도체 칩(1)의 제조 프로세스와 마찬가지인 제조 프로세스에 의해 제작할 수 있는, 실리콘 단결정 기판을 실용적으로 사용할 수 있다. 플러그(34)에는 전기 전도성이 우수한 Cu 플러그를 실용적으로 사용할 수 있다. 이 Cu 플러그는 플러그 홀(30H) 내벽 상의 도금 시드막(33)을 이용하여, 전해 도금에 의해 성막되어 있다. 플러그(34)는 플러그 홀(30H) 내부에 매설되어 있기 때문에, 인터포저(3)의 표면으로부터 이면에 이르는 관통 배선으로서 사용되고 있다.
인터포저(3)의 표면측의 플러그(34)의 일단은 제1 층째 배선(35)에 전기적으로 접속되어 있다. 인터포저(3)의 이면측의 플러그(34)의 타단측은 범프 전극(21), UBM막(20)의 각각을 통해 반도체 칩(1)의 외부 접속 전극(18)에 전기적으로 접속되어 있다. 즉, 본 발명의 제1 실시예에 따른 반도체 장치(2)에서는 반도체 칩(1)의 집적 회로 탑재면을 인터포저(3) 및 다층 배선 기판(5)을 향한 상태에서, 다층 배선 기판(5)에 반도체 칩(1)을 실장하는 FC 방식에 의해 실장되어 있다.
제1 층째 배선(35), 제2 층째 배선(36), 외부 접속 전극(37)은 본 발명의 제1 실시예에서, 어느 것이나 Cu막 또는 Cu 합금막에 의해 형성되어 있다. 당연하지만, 이들 재료로는 Al막이나 Al 합금막을 사용할 수 있다. 또, 제1 층째 배선(35)과 제2 층째 배선(36) 사이, 제2 층째 배선(36)과 외부 접속 전극(37) 사이에는 절연막이나 접속 홀이 형성되어 있는데, 이들의 구성은 기본적으로는 반도체 칩(1)의 구성과 마찬가지이므로, 그 설명은 생략한다.
외부 접속 전극(37) 상의 UBM막(40) 및 범프 전극(41)은, 기본적으로는 반도체 칩(1)의 UBM막(20) 및 범프 전극(21)과 마찬가지의 구조 및 재료로 구성되어 있다. 즉, UBM막(40)은 오목 형상에 의해 형성되고, 범프 전극(41)은 UBM막(40)의 오목 형상 내부에 매설되어, 측면 및 저면이 UBM막(40)에 의해 둘러싸여 있다.
또한, 범프 전극(41)의 외부 접속 전극(37)측의 일부는 절연막(42)에 형성된 범프 개구부(42H) 내부에 UBM막(40)을 개재시켜 매설되어 있다.
인터포저(3)의 범프 전극(41)은, 또한 땜납 범프 전극(6)을 통해 다층 배선 기판(5)의 전극(52)에 전기적·기계적으로 접속되어 있다. 땜납 범프 전극(6)에는 예를 들면 Sn-Pb, Sn-Ag, Sn-아연(Zn), Sn-Cu 등의 이원계 합금, Sn-Ag-Cu 등의 삼원계 합금 또는 사원계 이상의 합금을 실용적으로 사용할 수 있다.
[인터포저의 제조 방법]
다음으로, 상술한 인터포저(3)의 제조 방법을, 도 5a 내지 도 5e를 이용하여 간단히 설명한다.
(1) 우선 처음에, 도 5a에 도시한 바와 같이 인터포저 본체(30)가 되는 반도체 웨이퍼(3W)가 준비된다. 이 반도체 웨이퍼(3W)에는 수백 ㎛의 두께의 실리콘 단결정 웨이퍼를 실용적으로 사용할 수 있다.
(2) 도 5b에 도시한 바와 같이 반도체 웨이퍼(3W)의 표면으로부터 그 깊이 방향을 향하여 플러그 홀(30H)을 형성한다. 플러그 홀(30H)은 예를 들면 RIE 등의 이방성 에칭에 의해 형성되어 있다. 반드시 이하의 수치에 한정되는 것이 아니지만, 본 발명의 제1 실시예에서는 직경 30㎛, 깊이 60㎛의 치수를 갖는 플러그 홀(30H)이 형성된다.
(3) 도 5c에 도시한 바와 같이 반도체 웨이퍼(3W)의 표면 상, 플러그 홀(30H) 내벽 상 및 플러그 홀(30H) 저면 상을 포함하는 반도체 웨이퍼(3W)의 전면에, 절연막(31), 배리어 메탈막(32), 도금 시드막(33)의 각각을 순차적으로 성막한다.
(4) 도 5d에 도시한 바와 같이 적어도 플러그 홀(30H) 내부를 매설하도록, 도금 시드막(33) 상에 플러그 형성막(34A)을 형성한다. 이 플러그 형성막(34A)에는 도금 시드막(33)을 급전막으로 사용한 전해 도금에 의해 성막된 Cu막을 실용적으로 사용할 수 있다.
(5) 도 5e에 도시한 바와 같이 플러그 홀(30H) 이외의 영역에서, 플러그 형성막(34A), 도금 시드막(33), 배리어 메탈막(32)의 각각을 적어도 제거하고, 플러그 홀(30H) 내부에 매설된 플러그(34)를 형성한다. 이 불필요한 부분의 제거에는 예를 들면 CMP를 사용할 수 있다.
(6) 이 후, 도시하지 않지만, 예를 들면 상감 프로세스에 의해, 제1 층째 배선(35), 제2 층째 배선(36), 외부 접속 전극(제3 층째 배선)(37) 등을 형성한다(도 4 참조).
(7) 그리고, 반도체 칩(1)의 UBM막(20) 및 범프 전극(21)의 제조 방법과 마찬가지로, 반도체 웨이퍼(3W)의 표면에서, 외부 접속 전극(37) 상에 UBM막(40) 및 범프 전극(41)을 형성한다(도 3 및 도 4 참조).
(8) 반도체 웨이퍼(3W)의 이면으로부터 플러그(34)의 타단이 노출될 때까지, 반도체 웨이퍼(3W)의 박막화 처리를 행한다. 이 박막화 처리에는 글라이딩 처리와 그 후에 행하는 CMP 처리를 병용한 처리를 실용적으로 사용할 수 있다. 플러그(34)의 타단이 노출될 때까지 박막화 처리가 행해진 결과, 반도체 웨이퍼(3W)의 두께는 약 60㎛가 된다.
(9) 이 후, 반도체 웨이퍼(3W)를 다이싱 공정에 의해 세분화함으로써, 도 3 및 도 4에 도시한 바와 같은 인터포저(3)를 제조할 수 있다.
[반도체 장치의 제2 구조]
본 발명의 제1 실시예에 따른 제2 구조의 반도체 장치(2)에는 3차원 실장 구조가 채용되어 있다. 즉, 제2 구조의 반도체 장치는 도 6 및 도 7에 도시한 바와 같이 다층 배선 기판(5)과, 이 다층 배선 기판(5) 상에 높이 방향으로 순차적으로 적층된 반도체 칩(7A, 7B, 7C) 및 상술한 반도체 칩(1)을 적어도 구비하여 구축되어 있다.
다층 배선 기판(5) 및 최상층의 반도체 칩(1)의 기본적 구조는, 도 3에 도시한 제1 구조의 반도체 장치(2)의 다층 배선 기판(5) 및 도 1에 도시한 반도체 칩(1)의 구조와 마찬가지이므로, 여기서의 설명은 생략한다.
반도체 칩(7A∼7C)은 어느 것이나 기본적으로는 동일 구조로 구성되어 있으며, 상술한 도 3 및 도 4에 도시한 인터포저(3)와 유사한 구조로 구성되어 있다. 즉, 반도체 칩(7A∼7C)은 실리콘 단결정 기판으로 이루어지는 반도체 기판(70)과, 이 반도체 기판(70)의 표면(도 7의 하측 표면)으로부터 이면(도 7의 상측 표면)에 달하는 플러그 홀(70H)과, 플러그 홀(70H) 내벽 상의 절연막(71)과, 이 절연막(71) 상의 배리어 메탈막(72)과, 배리어 메탈막(72) 상의 도금 시드막(73)과, 도금 시드막(73) 상에서 플러그 홀(70H) 내부에 매설된 플러그(74)와, 반도체 기판(70)의 표면 상의 제1 층째 배선(75)과, 제1 층째 배선(75) 상의 제2 층째 배선(76)과, 제2층째의 배선(76) 상의 외부 접속 전극(제3 층째 배선)(77)을 적어도 구비하고 있다. 또, 도시하지 않지만, 반도체 칩(7A∼7C)의 각각의 표면에는 상술한 반도체 칩(1)의 소자(12)와 마찬가지로 집적 회로를 구축하기 위한 소자가 배열되어 있다. 또한, 반도체 칩(7A∼7C)의 각각의 외부 접속 전극(77) 상에는 상술한 반도체 칩(1)의 UBM막(20)과 마찬가지인 UBM막(80)과, 반도체 칩(1)의 범프 전극(21)과 마찬가지인 범프 전극(81)을 구비하고 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 칩(7A∼7C)의 외부 접속 전극(77), 범프 전극(81) 및 반도체 칩(1)의 외부 접속 전극(18) 및 범프 전극(21)은 반도체 기판(70) 및 반도체 기판(10)의 전면에 격자 형상으로 배열되어 있지만, 주변에만 배열하도록 해도 된다. 여기서, 예를 들면 반도체 기판(10)에 있어서 「전면에 격자 형상으로 배열된다」는, 반도체 기판(10)의 집적 회로 위를 포함하는 전면 상에 외부 접속 전극(18) 및 범프 전극(21)이 배열되는 의미로 사용된다. 또한, 예를 들면, 반도체 기판(10)에 있어서, 「주변에만 배열된다」는, 반도체 기판(10)의 집적 회로의 주변 상에만 외부 접속 전극(18) 및 범프 전극(21)이 배열된다는 의미로 사용된다.
플러그(74)에는, 상술한 인터포저(3)의 플러그(34)와 마찬가지로, 전기 전도성이 우수한 Cu 플러그를 실용적으로 사용할 수 있다. 이 Cu 플러그는 플러그 홀(70H) 내벽 상의 도금 시드막(73)을 이용하여, 전해 도금에 의해 성막되어 있다. 플러그(74)는 플러그 홀(70H) 내부에 매설되어 있기 때문에, 반도체 기판(70)의 표면으로부터 이면에 이르는 관통 배선으로 사용되고 있다.
제1 층째 배선(75), 제2 층째 배선(76), 외부 접속 전극(77)은 본 발명의 제1 실시예에서, 어느 것이나 Cu막 또는 Cu 합금막에 의해 형성되어 있다. 당연하지만, 이들의 재료로는 Al막이나 Al 합금막을 사용할 수 있다. 또, 제1 층째 배선(75)과 제2 층째 배선(76) 사이, 제2 층째 배선(76)과 외부 접속 전극(77) 사이에는 절연막이나 접속 홀이 형성되어 있는데, 이들의 구성은 기본적으로는 반도체 칩(1)의 구성과 마찬가지이므로, 그 설명은 생략한다.
외부 접속 전극(77) 상의 UBM막(80) 및 범프 전극(81)은, 기본적으로는 반도체 칩(1)의 UBM막(20) 및 범프 전극(21)과 마찬가지의 구조 및 재료로 구성되어 있다. 즉, UBM막(80)은 오목 형상으로 형성되고, 범프 전극(81)은 UBM막(80)의 오목 형상 내부에 매설되어, 측면 및 저면이 UBM막(80)에 의해 둘러싸여 있다.
또한, 범프 전극(81)의 외부 접속 전극(77)측의 일부는 절연막(82)에 형성된 범프 개구부(82H) 내부에 UBM막(80)을 개재시켜 매설되어 있다.
최하층의 반도체 칩(7A)은 그 표면(도 6 및 도 7의 하측 표면)을 다층 배선 기판(5)의 표면(도 6의 상측 표면)을 향하여 정렬한 FC 방식에 의해, 다층 배선 기판(5) 위에 실장되어 있다. 반도체 칩(7A)의 외부 접속 전극(77)은 범프 전극(81)을 통해 다층 배선 기판(5)의 전극(52)에 전기적·기계적으로 접속되어 있다.
제2 층째 반도체 칩(7B)은 그 표면(도 6 및 도 7의 하측 표면)을 반도체 칩(7A)의 이면(도 6 및 도 7의 상측 표면)을 향하여 정렬한 FC 방식에 의해, 반도체 칩(7A)의 이면 상에 실장되어 있다. 반도체 칩(7B)의 외부 접속 전극(77)은 범프 전극(81)을 통해 반도체 칩(7A)의 플러그(74)에 전기적·기계적으로 접속되어 있다.
제3 층째 반도체 칩(7C)은 그 표면(도 6 및 도 7의 하측 표면)을 반도체 칩(7B)의 이면(도 6 및 도 7의 상측 표면)을 향하여 정렬한 FC 방식에 의해, 반도체 칩(7B)의 이면 상에 실장되어 있다. 반도체 칩(7C)의 외부 접속 전극(77)은 범프 전극(81)을 통해 반도체 칩(7B)의 플러그(74)에 전기적·기계적으로 접속되어 있다.
최상층의 반도체 칩(1)은 그 표면(도 6의 하측 표면, 상술한 도 1의 상측 표면)을 반도체 칩(7C)의 이면(도 6의 상측 표면)을 향하여 정렬한 FC 방식에 의해, 반도체 칩(7C)의 이면 상에 실장되어 있다. 반도체 칩(1)의 외부 접속 전극(18)은 범프 전극(21)을 통해 반도체 칩(7C)의 플러그(74)에 전기적·기계적으로 접속되어 있다.
이와 같이 구성되는 본 발명의 제1 실시예의 제2 구조의 반도체 장치(2)에 있어서는, 상술한 효과 외에 복수의 반도체 칩(7A∼7C), 반도체 칩(1)의 각각을 다층 배선 기판(5) 상의 높이 방향으로 적층하도록 하였기 때문에, 보다 한층 소형화를 도모할 수 있다. 또한, 반도체 칩(7A)과 반도체 칩(7B) 사이의 전기적·기계적인 접속을 반도체 칩(7A)의 플러그(74)에 의해 행하고, 반도체 칩(7B)과 반도체 칩(7C) 사이의 전기적인 접속을 반도체 칩(7B)의 플러그(74)에 의해 행하고, 반도체 칩(7C)과 반도체 칩(1) 사이의 전기적인 접속을 반도체 칩(7C)의 플러그(74)에 의해 행하여, 상하 반도체 칩 사이의 접속 경로 길이를 단축할 수 있기 때문에, 회로 동작 속도의 고속화를 도모할 수 있다.
〈제2 실시예〉
본 발명의 제2 실시예는 상술한 본 발명의 제1 실시예에 따른 반도체 장치(2)의 제조 방법에서, 반도체 칩(1)의 절연막(25)의 막 두께의 제어성을 향상시킨 제조 방법을 설명하는 것이다. 이하, 도 8a 내지 도 8d를 사용하여, 본 발명의 제2 실시예에 따른 반도체 장치(2)의 제조 방법을 설명한다.
(1) 우선 처음에, 본 발명의 제1 실시예에 따른 반도체 장치(2)의 제조 방법과 마찬가지로, 반도체 웨이퍼(10W)가 준비된다(도 8a 참조).
(2) 도 8a에 도시한 바와 같이 반도체 웨이퍼(10W)의 외부 접속 전극(18) 상에 범프 개구부(25H)를 포함하는 절연막(25A)을 형성한다. 여기서, 절연막(25A)은 제1 절연막(251)을 형성하고, 또한 이 제1 절연막(251) 상에 이 제1 절연막(251)에 대하여 에칭 선택비를 갖는 제2 절연막(252)을 형성한, 적어도 2층 구조로 형성되어 있다. 제1 절연막(251)에는, 예를 들면 플라즈마 CVD법에 의해 성막된 1.0㎛의 막 두께의 실리콘 산화막 또는 실리콘 질화막 등의 무기계 절연막을 실용적으로 사용할 수 있다. 제2 절연막(252)에는, 예를 들면 스핀 코팅법에 의해 도포된, 5㎛의 막 두께의 폴리이미드계 수지막 등의 유기계 절연막을 실용적으로 사용할 수 있다. 범프 개구부(25H)는 본 발명의 제1 실시예에 따른 반도체 장치(2)의 제조 방법과 마찬가지로, 포토리소그래피 기술 및 에칭 기술에 의해 형성할 수 있다.
(3) 다음으로, 절연막(25A) 상, 범프 개구부(25H) 내벽 상 및 범프 개구부(25H) 내의 외부 접속 전극(18) 상의 반도체 웨이퍼(10W)의 전면에 UBM막(20)을 형성한다(도 8b 참조).
(4) 계속해서, 도 8b에 도시한 바와 같이 적어도 범프 개구부(25H)를 매설하도록, UBM막(20) 상에 범프 전극막(21A)을 형성한다.
(5) 도 8c에 도시한 바와 같이 범프 개구부(25H) 이외의 불필요한 범프 전극막(21A) 및 UBM막(20)을 제거하고, 범프 개구부(25H) 내벽 상 및 범프 개구부(25H) 내의 외부 접속 전극(18) 상의 UBM막(20)에 의해 주위가 둘러싸인 범프 전극(21)을 형성한다. 이 불필요한 범프 전극막(21A) 및 UBM막(20)의 제거는 CMP에 의해 행한다.
(6) 다음으로, 도 8d에 도시한 바와 같이 절연막(25A)의 표면의 일부, 즉 제2 절연막(252)을 제1 절연막(251)에 대하여 선택적으로 에칭 제거하여, UBM막(20) 및 범프 전극(21)을 돌출시킴과 함께, 이들 UBM막(20) 및 범프 전극(21)에 대하여 리세스시킨 제1 절연막(251)으로 이루어지는 절연막(25)을 형성한다. 제2 절연막(252)의 제거에는 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 또한, 제2 절연막(252)에 유기계 수지막이 사용되는 경우에는 플라즈마 애셔에 의해 제2 절연막(252)을 용이하게 제거할 수 있다.
(7) 이 후, 본 발명의 제1 실시예에 따른 반도체 장치(2)의 제조 방법의 도 2e에 도시한 모따기(21C)를 행하는 공정 및 그 이후의 공정을 행함으로써, 외부 접속 전극(18) 상에 UBM막(20)을 개재시켜 전기적·기계적으로 접속된 범프 전극(21)을 구비하고, 이 범프 전극(21)의 주위 중 적어도 일부를 둘러싸는 절연막(25)을 구비한 반도체 웨이퍼(10W)를 완성시킬 수 있다.
(8) 그리고, 반도체 웨이퍼(10W)에 다이싱 공정을 행하여, 상술한 도 1에 도시한 바와 같은 반도체 칩(1)을 형성할 수 있으며, 도 3 및 도 4, 또는 도 6 및 도 7에 도시한 바와 같이 다층 배선 기판(5) 상에 반도체 칩(1)을 실장함으로써, 본 발명의 제2 실시예에 따른 반도체 장치(2)를 완성시킬 수 있다.
이러한 본 발명의 제2 실시예에 따른 반도체 장치(2)의 제조 방법에서는, 에칭 선택비가 서로 다른 적어도 제1 절연막(251) 및 제2 절연막(252)에 의해 절연막(25A)을 형성하고, 이 제2 절연막(252)을 희생막으로 하여 제1 절연막(251)에 대하여 선택적으로 에칭 제거하도록 하였기 때문에, 절연막(25A)의 표면의 일부의 막 두께 방향의 제거량을 반도체 웨이퍼(10W) 면내에서 균일화할 수 있다.
〈제3 실시예〉
본 발명의 제3 실시예는 상술한 본 발명의 제1 실시예에 따른 반도체 장치(2)의 제조 방법에 있어서, 반도체 칩(1)의 UBM막(20)의 재질 및 범프 전극(21)의 재질을 바꾼 예를 설명하는 것이다. 즉, 본 발명의 제3 실시예에 따른 반도체 장치(2)의 제조 방법은, 직경 10㎛, 높이 1㎛의 사이즈를 갖는 미세한 Sn 범프 전극의 제조 방법이다. 이하, 도 9a 내지 도 9e를 사용하여, 본 발명의 제3 실시예에 따른 반도체 장치(2)의 제조 방법을 설명한다.
(1) 우선 처음에, 본 발명의 제1 실시예에 따른 반도체 장치(2)의 제조 방법과 마찬가지로, 반도체 웨이퍼(10W)가 준비된다(도 9a 참조).
(2) 도 9a에 도시한 바와 같이 외부 접속 전극(18) 상에 범프 개구부(25H)를 포함하는 절연막(25A)을 형성한다.
(3) 다음으로, 절연막(25A) 상, 범프 개구부(25H) 내벽 상 및 범프 개구부(25H) 내의 외부 접속 전극(18) 상의 반도체 웨이퍼(10W)의 전면에 UBM막(26)을 형성한다(도 9b 참조). UBM막(26)은 예를 들면 50㎚∼200㎚ 정도의 막 두께인 티탄(Ti)막, 150㎚∼300㎚ 정도의 막 두께인 Ni막의 적층막에 의해 형성되고, 이들 막은 연속적인 스퍼터링에 의해 성막할 수 있다. UBM막(26)은 이와 같이 스퍼터링에 의해 성막되어 있기 때문에, 범프 개구부(25H) 내벽의 단차면 및 범프 개구부(25H) 내에 노출하는 외부 접속 전극(18)의 표면을 따라 거의 균일한 막 두께로 형성할 수 있다.
(4) 이어서, 도 9b에 도시한 바와 같이, 적어도 범프 개구부(25H)를 매설하도록 UBM막(26) 상에 범프 전극막(27A)을 형성한다. 범프 전극막(27A)에는 UBM막(26)을 급전막으로 하여 전해 도금에 의해 성막된 Sn을 실용적으로 사용할 수 있고, 이 Sn막은 예를 들면 2㎛∼5㎛ 정도의 막 두께로 형성되어 있다.
(5) 도 9c에 도시한 바와 같이 범프 개구부(25H) 이외의 불필요한(잉여의) 범프 전극막(27A) 및 UBM막(26)을 제거하고, 범프 개구부(25H) 내벽 상 및 범프 개구부(25H) 내의 외부 접속 전극(18) 상의 UBM막(26)에 의해 주위가 둘러싸인 범프 전극(27B)을 형성한다. 이 불필요한 범프 전극막(27A) 및 UBM막(26)의 제거는 CMP에 의해 행한다.
(6) 도 9d에 도시한 바와 같이, 절연막(25A)의 표면의 일부를 막 두께 방향으로 제거하고, UBM막(26) 및 범프 전극(27B)을 돌출시킴과 함께, 이들 UBM막(26) 및 범프 전극(27B)에 대하여 리세스시킨 절연막(25)을 형성한다. 절연막(25A)의 제거에는 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 절연막(25A)은 예를 들면 1.0㎛ 정도 제거되고, 최종적인 절연막(25)의 막 두께는 예를 들면 1.5㎛로 조절되어 있다.
(7) 도 9e에 도시한 바와 같이 예를 들면 200∼280℃ 정도의 온도에서, 범프 전극(27B)에 땜납 리플로우를 행하여, 약간 상측 각부에 둥그런 모양을 한 범프 전극(27)을 형성한다.
(8) 이들 일련의 공정이 종료하면, 외부 접속 전극(18) 상에 UBM막(26)을 개재시켜 전기적·기계적으로 접속된 범프 전극(27)을 구비한 반도체 웨이퍼(10W)를 완성시킬 수 있다.
(9) 이 후, 반도체 웨이퍼(10W)에 다이싱 공정을 행하여, 상술한 도 1에 도시한 바와 같은 반도체 칩(1)을 형성할 수 있다.
(10) 그리고, 상술한 도 3 및 도 4 또는 도 6 및 도 7에 도시한 바와 같은 다층 배선 기판(5) 상에 반도체 칩(1)을 실장함으로써, 본 발명의 제3 실시예에 따른 반도체 장치(2)를 완성시킬 수 있다.
이러한 본 발명의 제3 실시예에 따른 반도체 장치(2)의 제조 방법에서는, 본 발명의 제1 실시예에 따른 반도체 장치(2)의 제조 방법에 의해 얻어지는 효과와 마찬가지의 효과를 얻을 수 있음과 함께, 범프 전극(27B)의 측면 및 저면을 UBM막(26)에 의해 둘러싸고, 이 UBM막(26)이 범프 전극(27B)의 형상을 유지(댐으로서 기능시킴)할 수 있으므로, 범프 전극(27B)에 리플로우를 행해도 범프 전극 재료(Sn)의 유출을 방지할 수 있고, 리플로우 공정 후에도 UBM막(26)에 의해 형상이 조절된 미세한 땜납 범프 전극(27)을 제조할 수 있다.
또한, 본 발명의 제3 실시예에 따른 반도체 장치(2)에서는, 리플로우 공정에 수반하는 범프 전극(27B)의 유출에 기인하는 인접 범프 전극(27) 사이의 단락을 방지할 수 있어, 전기적인 신뢰성을 향상시킬 수 있음과 함께, 범프 전극(27)의 배열 간격을 미세화(파인 피치화)할 수 있어, 보다 한층, 범프 전극(27)의 미세화, 다단자화를 실현할 수 있다.
또한, 오목 형상의 UBM막(26)은 적절한 기계적 강도를 갖고 있기 때문에, 범프 전극(27)의 형상 변화가 생기기 어렵고, 범프 전극(27)의 높이를 균일화할 수 있기 때문에, 범프 전극(27)과 이 범프 전극(27) 상의 다른 전극과의 사이에서의 전기적인 접속 신뢰성을 향상시킬 수 있다. 여기서, 「다른 전극」은, 예를 들면 도 3 및 도 4에 도시한 인터포저(3)의 플러그(34), 다층 배선 기판(5)의 전극(52)이 해당하고, 또한 도 6 및 도 7에 도시한 반도체 칩(7A∼7C)의 플러그(74)가 해당한다.
〈제4 실시예〉
본 발명의 제4 실시예는 제1 기판 상의 제1 전극과 제2 기판 상의 제2 전극을 구비한 반도체 장치에서, 제1 전극과 제2 전극과의 접합에 적용되는 것이다.
여기서, 제1 기판에는 반도체 기판, 제2 기판에는 다른 반도체 기판, 배선 기판 등을 실용적으로 사용할 수 있다. 또한, 제1 전극 및 제2 전극은 접합용 전극이고, 제1 전극이나 제2 전극 중 적어도 어느 한쪽이 기판 표면으로부터 돌출한 돌출 형상으로 가공되어 있는 것이 바람직하다.
예를 들면, 제1 전극 또는 제2 전극에는 범프 전극을 실용적으로 사용할 수 있다.
또한, 제1 전극 또는 제2 전극은 랜드(land)이어도 된다. 랜드는 접합을 쉽게 하므로, 기판 표면으로부터 돌출한 돌출 형상으로 가공되어 있는 것이 바람직하다. 또, 랜드는 도체 패턴으로 형성되어 있지만, 그 주위보다 어느 정도 돌기되어 있기 때문에, 전극끼리 접촉하고 또한 접합 가능하면, 특별히 돌기 형상으로 가공할 필요는 없다.
또한, 반도체 기판(예를 들면, 반도체 칩) 또는 다른 반도체 기판에 관통하여 형성된 스루 플러그를 제1 전극 또는 제2 전극으로 하는 경우에는 스루 플러그 이외의 반도체 기판의 표면 부분을 선택적으로 제거하면, 스루 플러그를 반도체 기판 표면으로부터 돌기시킬 수 있다.
본 발명의 제4 실시예에 따른 반도체 장치에서, 제1 전극 또는 제2 전극에 Cu, Ni, Au, Ag 중 적어도 어느 하나의 금속 또는 이들을 복수 포함하고 있는 합금을 사용하는 것이 바람직한다.
이들 금속은 제1 전극 또는 제2 전극, 즉 접속용 전극의 재료로서 일반적이다. 특히, Cu, Ni, Ag는 산화물 등의 화합물을 생성하기 쉽고, Au는 유기물의 부착이 발생하기 쉽다. 따라서, 본 발명의 제4 실시예에서는 바람직한 전극 재료이다.
본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에서는, 제1 전극 또는 제2 전극 중 적어도 어느 한쪽에 용제를 부착시키는 공정을 포함하고 있다. 여기서 사용되는 용제에는 무기산 또는 유기산 중 어느 한쪽이 적어도 포함되어 있는 것이 바람직하다. 산화물 등의 제거 효과를 고려하여, 제거 효과에 적합한 무기산이나, 또는 유기산이 선택되고, 이 선택된 적어도 한쪽이 용제에 첨가된다.
또한, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에서는, 용제를 활성화시키는 공정을 포함하고 있다. 용제의 활성화에는 저항 가열, 적외선 조사, 전자 빔 조사 또는 레이저 광 조사를 실용적으로 사용할 수 있다. 또, 반도체 장치의 구조, 활성화 에너지의 공급 방법 등을 고려하여, 활성화 방법이 선택된다.
[반도체 제조 시스템의 구성 및 동작]
본 발명의 제4 실시예에 따른 반도체 장치의 제조에는, 도 10에 도시한 반도체 제조 시스템(플립 칩 폴더)(300)을 실용적으로 사용할 수 있다.
반도체 제조 시스템(300)은, 스테이지(301)와, 헤드(309)와, 전하 결합 소자(CCD: charge coupled device) 카메라(305, 306)를 구비하고 있다. 스테이지(301)에는 반도체 장치를 구축하고, 제1 기판으로서 접합되는, 한쪽의 반도체 칩(예를 들면, 고속 DRAM(dynamic random access memory) 칩)(303)이 재치되도록 되어 있다. 헤드(309)에는 반도체 장치를 구축하고, 제2 기판으로서 접합되는, 다른 쪽의 반도체 칩(예를 들면, 논리(logic) 칩)(307)이 보유되도록 되어 있다. 여기서는 반도체 칩(303, 307)의 구체적인 단면 구조를 설명하지 않지만, 상술한 도 1에 도시한 반도체 칩(1)과 마찬가지로, 반도체 기판(10)을 주체로 하여 구성되어 있다.
스테이지(301)에는, 예를 들면 진공 흡착 시스템(320)의 흡착부가 배치되어 있으며, 스테이지(301)에 반도체 칩(303)이 착탈 가능하게 흡착 보유되도록 되어 있다. 마찬가지로, 헤드(309)에는 진공 흡착 시스템(320)의 흡착부가 배치되어 있고, 헤드(309)에 반도체 칩(307)이 착탈 가능하게 흡착 보유되도록 되어 있다.
또한, 스테이지(301)로의 반도체 칩(303)의 공급 및 스테이지(301)로부터의 반도체 칩(303)의 배출에는 반송 로봇(321)이 사용되고 있다. 마찬가지로, 헤드(309)로의 반도체 칩(307)의 공급 및 헤드(309)로부터의 반도체 칩(307)의 배출에는 반송 로봇(322)이 사용되고 있다.
스테이지(301), 헤드(309) 중 적어도 어느 한쪽은 위치 조절 기구(323)에 접속되고, 이 위치 조절 기구(323)에는 CCD 카메라(305, 306)가 접속되어 있다. 위치 조절 기구(323)는 스테이지(301)에 재치된 반도체 칩(303)과, 헤드(309)에 보유된 반도체 칩(307) 사이의 위치 정렬을 행한다.
구체적으로는, 스테이지(301) 상에 재치된 반도체 칩(303) 상의 제1 전극(304)이 CCD 카메라(305)에 의해 촬상되고, 이 촬상 화상으로부터 제1 전극(304)의 위치 정보가 위치 조절 기구(323)에 의해 산출된다. 마찬가지로, 헤드(309) 아래에 보유된 반도체 칩(307) 상(도 10의 하측)의 제2 전극(308)이 CCD 카메라(306)에 의해 촬상되고, 이 촬상 화상으로부터 제2 전극(308)의 위치 정보가 위치 조절 기구(323)에 의해 산출된다. 이들의 위치 정보에 기초하여, 위치 조절 기구(323)는 스테이지(301) 또는 헤드(309) 중 적어도 어느 한쪽을 x-y 평면 상에서 이동시키고, 또한 z 축을 중심으로 한 기울기 θ를 조절하여, 제1 전극(304)의 위치와 제2 전극(308)의 위치를 일치시킨다.
CCD 카메라(305, 306)는 카메라 이동 기구(324)에 연결되어 있다. 제1 전극(304)과 제2 전극(308) 사이의 위치 정렬이 종료되면, 카메라 이동 기구(324)는 스테이지(301)와 헤드(309) 사이의 접합 영역으로부터 CCD 카메라(305, 306)를 퇴피시킨다.
반도체 제조 시스템(300)에 있어서는, 용제 사출기(330)와, 이 용제 사출기(330)에 연결된 사출 제어/이동 기구(331)를 더 구비하고 있다. 용제 사출기(330)는 주사기와 유사한 구조로 구성되어 있으며, 반도체 칩(303)의 제1 전극(304)(또는/및 반도체 칩(307)의 제2 전극(307) 상)에 용제를 부착시킨다. 사출 제어/이동 기구(331)는 CCD 카메라(305, 306)가 퇴피한 접합 영역(스테이지(301)와 헤드(309) 사이), 즉 반도체 칩(303) 상에서, 용제 사출기(330)를 제1 전극(304)에 비접촉 상태에서 주사시킬 수 있다. 또한, 사출 제어/이동 기구(331)는 용제 사출기(330)로부터의 용제의 사출량을 제어할 수 있다.
여기서, 본 발명의 제4 실시예에서, 용제로서는 제1 전극(304)과 제2 전극(308) 사이의 접합 전에, 제1 전극(304) 또는 제2 전극(308)의 낮은 쪽의 융점 온도에 도달하지 않는 온도에서, 활성화하는 용제가 사용된다. 또한, 용제로서는 제1 전극(304)과 제2 전극(308) 사이가 접합된 후에, 열경화하는 용제가 사용된다.
상술한 위치 조절 기구(323)는, 스테이지(301) 또는 헤드(309) 중 적어도 어느 한쪽을 z 축을 따라 이동시킬 수 있다. 이 이동에 의해, 적어도 제1 전극(304)에 용제를 부착한 후에, 제1 전극(304)과 용제를 개재시킨 제2 전극(308) 사이에 압축 하중을 인가할 수 있다.
스테이지(301)에는 히터(302)가 내장되고, 헤드(309)에는 히터(310)가 내장되어 있다. 히터(302, 310)는 제1 전극(304)과 제2 전극(308) 사이의 용제를 가열하여, 이 용제의 활성화를 촉진시킨다.
또, 본 발명의 제4 실시예에 따른 반도체 제조 시스템(300)은, 스테이지(301)와 헤드(309)와의 접합 영역이 대기 중에 노출되어 있어도 되지만, 적어도 이 접합 영역이 불활성 가스 분위기 중에 유지되는 것이 바람직하다. 불활성 가스에는 N2 또는 Ar을 실용적으로 사용할 수 있다.
또한, 반도체 제조 시스템(300)에서는, 접합성을 높이기 위해서 스테이지(301)나 헤드(309) 중 적어도 어느 한쪽에 초음파 진동 발생 기구를 연결시켜도 된다.
[반도체 장치의 제조 방법]
다음으로, 도 11을 이용하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 여기서, 반도체 장치의 제조에는 상술한 도 10에 도시한 반도체 제조 시스템(300)이 사용된다.
반도체 장치는 도 10 및 도 12에 도시한 바와 같이 반도체 칩(고속 DRAM 칩)(303)의 회로 탑재면과 반도체 칩(논리 칩)(307)의 회로 탑재면을 마주하여 접합시켜 제조된다. 즉, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판끼리의 접합을 행하는 제조 방법이다. 직접 접합되는 부분은 반도체 칩(303)의 제1 전극(304)과 반도체 칩(307)의 제2 전극(308) 사이이다. 반도체 칩(303)과 반도체 칩(307) 사이에서는 클럭 신호, 제어 신호, 데이터 신호 등의 신호를 최단 거리로, 또한 고속으로 전달할 수 있기 때문에, 회로 동작 속도, 데이터의 판독 동작 속도 및 기입 동작 속도 등의 고속화를 실현할 수 있다.
(1) 우선 처음에, 도 10에 도시한 반도체 제조 시스템(300)을 사용하여, 반도체 칩(303)의 제1 전극(304)과 반도체 칩(307)의 제2 전극(308)을 접합한다(S400). 이 접합 프로세스는 바람직하게는 상압(대기압) 하에서 N2, Ar 등의 불활성 가스 분위기 속에서 실시된다. 또한, 접합 프로세스는 대기 중에서 실시해도 된다.
또, 접합 프로세스의 실시 전에, 제1 전극(304), 제2 전극(308) 중 적어도 어느 한쪽은 접합에 최적의 구조 또는 형상으로 형성되어 있다. 예를 들면, 반도체 칩(307)에 있어서는 다이싱 공정 전의 웨이퍼 상태에서, 제2 전극(308)의 형상이 돌기 형상으로 형성된다. 이 제2 전극(308)은 예를 들면, Cu를 주성분으로 하여 형성되고, 5㎛2의 평면 사이즈, 10㎛의 배열 피치로 형성된다. 또한, 1칩당 약 1만개의 제2 전극(308)이 배열된다.
또한, 반도체 칩(303)에 있어서는 반도체 칩(307)의 제2 전극(308)과 동등한 사이즈를 갖고, 또한 동일 배열 피치를 갖는 제1 전극(304)이 사전에 형성된다. 제1 전극(304)은 제2 전극(308)과 마찬가지로, Cu를 주성분으로 하여 형성된다.
본 발명의 제4 실시예에 따른 반도체 장치에서, 제1 전극(304), 제2 전극(308)의 각각에는, 접합용 전극으로서의 Cu 범프 전극을 실용적으로 사용할 수 있다.
상기 접합 프로세스의 상세한 순서는 다음과 같다.
우선, 도 10에 도시한 반도체 제조 시스템(300)에서, 스테이지(301)와 헤드(309)가 이격된 상태로 설정된다. 그리고, 스테이지(301)에 반도체 칩(303)이 공급되고, 헤드(309)에 반도체 칩(307)이 공급된다(S401). 반도체 칩(303)의 공급은 반송 로봇(321)에 의해 행해지고, 반도체 칩(307)의 공급은 반송 로봇(322)에 의해 행해진다. 또한, 스테이지(301)의 재치면, 헤드(309)의 보유면은 어느 것이나 x-y 평면(수평면)에 대한 기울기를, 예를 들면 기울기 없는 상태에서 사전에 조절하고 있으며, 쌍방의 평행도는 고정밀도로 확보되어 있다.
다음으로, 스테이지(301)에 재치된 반도체 칩(303)의 제1 전극(304)이 CCD 카메라(305)에 의해 촬상되고, 제1 전극(304)의 위치 정보가 위치 조절 기구(323)로 출력된다. 마찬가지로, 헤드(309)에 보유된 반도체 칩(307)의 제2 전극(308)이 CCD 카메라(306)에 의해 촬상되고, 제2 전극(308)의 위치 정보가 위치 조절 기구(323)로 출력된다. 위치 조절 기구(323)는 이들의 위치 정보에 기초하여 스테이지(301) 또는 헤드(309)를 x-y 평면 상에서 이동하여, 기울기 θ를 조절함으로써, 제1 전극(304)과 제2 전극(308) 사이의 위치 정렬을 행한다(S402). 또, 위치 정렬에는 반드시 CCD 카메라를 이용하여 행할 필요는 없고, 레이저 광을 사용한 광학적 위치 정렬을 이용해도 된다.
다음으로, 사출 제어/이동 기구(331)에 의해, 용제 사출기(330)를 반도체 칩(303) 상에 주사시킨다. 용제 사출기(330)는 제1 전극(304) 상에 있어서, 이 제1 전극(304)에 용제를 사출하고, 이 용제를 제1 전극(304)에 피복하도록 부착시킨다(S403). 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에서, 용제는 반도체 칩(303)의 제1 전극(304)에만 부착시키고 있지만, 본 발명은 이에 한정되는 것이 아니고, 반도체 칩(307)의 제2 전극(308)에 단독으로 또는 제1 전극(304)과 함께 용제를 부착시키도록 해도 된다.
여기서, 용제의 부착은 활성화 전의 용제의 부착이다. 용제는 활성화시킴에 따라, 제1 전극(304)의 금속 표면에 형성된 산화물, 황화물, 또는 금속 표면에 부착한 유기물 중 적어도 하나를 용해하거나, 변성(환원)시키는 성질을 갖고 있다. 예를 들면, 이소프로필 알콜 등의 용매와, 헥실렌글리콜이나 폴리글리세린 등의 다가(多價) 알콜과, 활성제로서의 아세트산이나 아미노에탄올 등의 유기산을 포함한 액상의 용제를 실용적으로 사용할 수 있다. 용제에 있어서는 유기산 대신에, 또는 부가적으로 인산, 염산, 황산, 불산 등의 무기산을 포함시킬 수 있다. 또한, 용제는 수용성, 비 수용성 중 어느 타입이라도 사용할 수 있다. 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에서, 용제는 용제 사출기(330)로부터 사출 디스펜스하여 부착시키고 있지만, 액상의 용제이면, 브러시나 붓으로 도포할 수도 있다.
다음으로, 위치 조절 기구(323)에 의해, 스테이지(301) 또는 헤드(309) 중 적어도 어느 한쪽을 z 축 방향으로 이동시켜, 반도체 칩(303)의 제1 전극(304)과 반도체 칩(307)의 제2 전극(308) 사이에 용제를 개재시켜 접촉시킨다(S404).
또한, 스테이지(301) 또는 헤드(309) 중 적어도 어느 하나를 z 축 방향으로 이동시키고, 제1 전극(304)과 제2 전극(308) 사이에 압축 하중을 가한다(S405). 동시에, 스테이지(301)에 내장된 히터(302)로 제1 전극(304)을 가열하고, 헤드(309)에 내장된 히터(310)로 제2 전극(308)을 각각 가열한다. 여기서는 히터(302, 310)를 사용하고 있으므로, 저항 가열이다. 가열은 제1 전극(304) 및 제2 전극(308) 중 어느 하나의 융점 온도가 낮은 쪽에 도달하지 않는 범위 내에서 실시되고, 제1 전극(304), 제2 전극(308)을 통해 용제가 활성화 온도에 도달할 때까지 행해진다. 예를 들면, 용제가 실온으로부터 160℃의 활성화 온도에 도달할 때까지 매초 10℃의 속도로 온도 상승을 행하고, 활성화 온도에 도달한 상태에서 1분간 유지하는 가열이 사용된다.
여기서, 상술한 바와 같이 용제의 활성화와 함께, 제1 전극(304)과 제2 전극(308) 사이에 초음파 진동을 인가시킬 수 있다. 초음파 진동의 인가에 의해, 제1 전극(304), 제2 전극(308)의 각각의 표면의 산화물 등의 피막의 제거가 촉진되고, 제1 전극(304), 제2 전극(308)의 표면에 금속의 새로운 생성면을 노출시키기 용이할 수 있다.
이들 접합 프로세스(S400)에 의해, 반도체 칩(303)의 제1 전극(304)과 반도체 칩(307)의 제2 전극(308) 사이가 전기적으로 접속되고, 또한 기계적으로 접합된다.
(2) 접합 프로세스가 완료한 반도체 칩(303, 307)은 어닐링 장치에 반송되고, 어닐링된다(S410). 어닐링 조건은, 예를 들면, 250℃의 온도에서 1시간이다. 이 어닐링에 의해, 제1 전극(304)과 제2 전극(308)과의 접합면 근방에 생긴 보이드를 소멸시킬 수 있고, 또한 접합 표면적을 증가시켜 접합 강도를 향상할 수 있어, 반도체 장치의 생산성을 향상시킬 수 있다.
(3) 어닐링이 종료한 반도체 칩(303, 307)은 세정액으로 채워진 세정 조에 침적되어, 초음파 세정을 행함으로써, 전극 사이, 반도체 칩 사이 등에 잔류하는 용제가 제거된다(S411).
(4) 용제 세정이 종료한 후, 반도체 칩(303)과 반도체 칩(307) 사이의 간극에 언더필 수지가 충전된다(S412). 언더필 수지는, 예를 들면 제1 전극(304) 및 제2 전극(308)에 있어서, 대기에 노출되는 것을 방지하고, 외부로부터의 수분의 침입을 방지할 수 있기 때문에, 시간 경과적인 전기적 특성 및 기계적 특성의 열화를 방지할 수 있다. 또한, 언더필 수지는 반도체 칩(303)과 반도체 칩(307) 사이나, 제1 전극(304)과 제2 전극(308)과의 접합 부분의 기계적 강도를 향상시킬 수 있다.
(5) 그리고, 반도체 칩(303, 307)을 패키징함으로써(S413), 본 발명의 제4 실시예에 따른 반도체 장치를 제조할 수 있다.
또, 본 발명의 제4 실시예에서, 용제에는 수용성의 용제, 비 수용성의 용제의 어느 것이나 사용할 수 있다. 물론, 이러한 용제의 성질에 따라, 용제 세정 공정(S411)의 세정 방법을 적절하게 변경할 수 있다. 예를 들면, 지용성 용제를 사용하는 경우에는 유기 용매를 용제 세정액으로서 선택할 수 있다.
[반도체 장치의 구조]
도 12에, 본 발명의 제4 실시예에 따른 제조 방법에 의해 제조된 반도체 장치의 일례를 도시한다. 반도체 장치는 제1 전극(304)을 갖는 반도체 칩(303)과, 제1 전극(304)에 접합된 제2 전극(308)을 갖는 반도체 칩(307)과, 반도체 칩(303)과 반도체 칩(307) 사이의 언더필 수지(353)와, 패키징을 구축하는 배선 기판(350)과, 반도체 칩(303)의 외부 전극(351)과 배선 기판(350)의 전극을 전기적으로 접속하는 와이어(352)를 구비하고 있다.
이러한 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에서는, 반도체 칩(303)의 제1 전극(304), 반도체 칩(307)의 제2 전극(308) 중 적어도 어느 한쪽에 활성화 전의 용제를 부착시켜, 가열에 의해 용제를 활성화시킨 상태에서 제1 전극(304)과 제2 전극(208)을 압축하는 방향으로 가압하고 있다. 용제의 활성화 온도는 제1 전극(304) 및 제2 전극(308)의 금속의 융점에는 미치지 않고, 금속 간끼리의 접합이 고상(固相) 상태에서 행해진다. 따라서, 위험한 가스의 취급이나 진공 장치를 필요로 하지 않기 때문에, 반도체 제조 라인의 간편화를 도모할 수 있고, 또한 금속의 용융에 의하지 않고 제1 전극(304)과 제2 전극(308) 사이의 접합을 행할 수 있어, 접합 불량의 발생을 억제할 수 있다.
[변형예]
본 발명의 제4 실시예에 따른 반도체 장치는 반도체 칩(303)을 고속 DRAM 칩, 반도체 칩(307)을 로직 칩으로 하고 이들의 적층 구조를 구비하고 있지만, 본 발명은 이러한 구조에 한정되는 것이 아니다. 본 발명은 예를 들면, DRAM 칩, SRAM(Static random access memory) 칩 등의 메모리 칩끼리의 적층 구조, 논리 칩끼리의 적층 구조 등을 갖는 반도체 장치에 적용할 수 있다.
또한, 본 발명은 3개 이상의 반도체 칩을 적층한 반도체 장치, 특히 3차원 적층 구조의 반도체 장치에 적용할 수 있다. 3차원 적층 구조의 반도체 장치에서는 접속 전극으로서 스루 플러그를 사용할 수 있다.
또한, 본 발명은 다이싱 공정 전의 웨이퍼 상태에서, 전극끼리 접합하는 경우에도 적용할 수 있다.
또한, 도 10에 도시한 본 발명의 제4 실시예에 따른 반도체 제조 시스템(300)에서, 스테이지(301)와 헤드(309) 간의 평행도나, 반도체 칩(303)의 제1 전극(304)과 반도체 칩(307)의 제2 전극(308) 사이의 x 방향, y 방향 및 기울기 θ의 위치 정렬 정밀도는 전극 사이즈, 배열 피치, 전극 수 등, 제조되는 반도체 장치에서 요구되는 정밀도에 적응시키면 된다.
또한, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법은 용제를 부착하고(S403), 전극을 접촉한(S404) 후에, 히터(302, 310)에 의해 용제를 가열하고 있다(S405). 그러나, 본 발명은 이러한 프로세스 순서에 한정하지 않고, 용제를 부착한 후에 가열하고, 가열에 의해 용제가 활성화하고 나서 전극을 접촉시키는 프로세스 순서를 채용해도 된다. 본 발명자가 실시한 실험의 결과에 따르면, 용제를 부착한 후에 사전에 가열에 의해 활성화하고, 이 후에 전극을 접촉하여 가압하고, 전극 간의 접합을 행함으로써, 가압 시간을 단축할 수 있다. 또한, 가압 시간을 단축하지 않는 경우에는, 전극 사이의 접합을 충분히 행할 수 있어, 접합 부분의 기계적 강도를 향상하여, 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법은 저항 가열에 의해 용제를 활성화했지만, 적외선 조사, 전자 빔 조사, 레이저 광 조사 등의 가열 수단에 의해 용제를 활성화해도 된다.
〈제5 실시예〉
본 발명의 제5 실시예는 본 발명의 제4 실시예에 따른 반도체 장치 및 그 제조 방법의 변형예에 따른 반도체 장치 및 그 제조 방법을 설명하는 것이다. 구체적으로는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법의 전극 접합(S405) 후에, 세정 공정을 필요로 하는 용제를 부착하는 공정 대신에, 열경화에 의해 언더필 수지로서도 기능하는 용제를 부착하는 공정이 채용된다. 이러한 기능을 갖는 용제를 부착하는 공정을 추가함으로써, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에서는 용제의 세정 공정과 언더필 수지의 충전 공정을 생략할 수 있다.
언더필 수지로서도 기능하는 용제는, 예를 들면 150℃로 정도의, 상온보다는 높지만 비교적 저온에서 액체로서 금속 산화물 등을 용해 또는 변성(환원)시키는 성질을 갖고, 이보다 높은, 예를 들면 250℃ 정도에서 열경화하는 성질이 있는 용제이다. 이 용제의 열경화 후의 성질로서는 접촉하는 부재와의 밀착성이 높고, 또한 디바이스 사용 환경에서 수분 등의 침입을 방지하는 것이 바람직하다.
[반도체 장치의 구조]
본 발명의 제5 실시예에 따른 반도체 장치는 도 13에 도시한 바와 같이 제1 기판인 배선 기판(503)과, 이 배선 기판(503) 상의 제1 전극(504)과, 배선 기판(503) 상에 적층되는 제2 기판인 반도체 칩(501)과, 이 반도체 칩(501) 상(도면의 하측 표면 상)의 제1 전극(504)에 접합된 제2 전극(502)과, 배선 기판(503)과 반도체 칩(501) 사이의 언더필 수지(505)를 구비하고 있다.
여기서, 배선 기판(503)은 그 표면에 적어도 제1 전극과 배선을 갖는, 유리 에폭시 수지를 코어재로 하는 프린트 회로 기판, 세라믹스 기판, 탄화실리콘 기판, 유리 기판, 실리콘 기판 등이 포함된다. 제1 전극과 배선 외에, 배선 기판(503)에 회로가 탑재되어 있어도 된다. 또한, 배선 기판(503)은 표면에만 배선층을 구비한 단층배선 구조에 한정하지 않고, 이면 또는 내부에 배선층을 구비한 다층 배선 구조이어도 된다.
반도체 칩(501)은 여기서는 특별히 한정되는 것이 아니고, 본 발명의 제4 실시예에 따른 반도체 장치의 고속 DRAM 칩, 논리 칩 중 어느 것이어도 된다.
[반도체 장치의 제조 방법]
다음으로, 도 14를 이용하여 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 여기서, 반도체 장치의 제조에는 상술한 도 10에 도시한 반도체 제조 시스템(300)이 사용된다.
반도체 장치는 도 13에 도시한 바와 같이 배선 기판(503)의 칩 탑재면과 반도체 칩(501)의 회로 탑재면을 마주하여 접합시켜 제조된다. 즉, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법은 배선 기판과 반도체 기판과의 접합을 행하는 제조 방법이다. 직접 접합되는 부분은 배선 기판(503)의 제1 전극(504)과 반도체 칩(501)의 제2 전극(502) 사이이다.
(1) 우선 처음에, 도 10에 도시한 반도체 제조 시스템(300)을 사용하고, 배선 기판(503)의 제1 전극(504)과 반도체 칩(501)의 제2 전극(502)을 접합한다(S450). 이 접합 프로세스는 바람직하게는 상압(대기압)에서 N2, Ar 등의 불활성 가스 분위기 속에서 실시된다. 또한, 접합 프로세스는 대기 중에서 실시해도 된다.
또, 접합 프로세스의 실시 전에, 제1 전극(504), 제2 전극(502) 중 적어도 어느 한쪽은 접합에 최적의 구조 또는 형상으로 형성되어 있다. 예를 들면, 반도체 칩(501)에 있어서는 다이싱 공정 전의 웨이퍼 상태에서, 제2 전극(502)의 형상이 각기둥 형상 또는 원기둥 형상으로 형성된다. 이 제2 전극(502)은 예를 들면, Ni를 주성분으로 하여 형성되어, 60㎛2 또는 직경 60㎛의 평면 사이즈, 100㎛의 배열 피치로 형성된다. 또한, 1칩당 약 4900개의 제2 전극(502)이 배열된다. 또한, 배선 기판(503)에 있어서는 제2 전극(502)과 동일한 배열 피치로 제1 전극(504)이 형성되고, 이 제1 전극(504)은 제2 전극(502)보다 약간 큰 70㎛2 또는 직경 70㎛의 평면 사이즈로 형성된다. 제1 전극(504), 제2 전극(502)은 본 발명의 제5 실시예에서, Cu를 주성분으로 하는 지금(地金) 표면에 Ni를 피복한 것이지만, 본 발명의 제4 실시예에 따른 반도체 장치의 제1 전극(304) 및 제2 전극(308)과 같이 특별히 돌기 형상으로 형성하지 않아도 된다. 즉, 배선 기판(503)의 제1 전극(504)의 사이즈를 반도체 칩(501)의 제2 전극(502)의 사이즈보다 약간 크게 하여, 접합 시의 위치 정렬에 여유를 갖게 하고 있기 때문이다.
상기 접합 프로세스의 상세한 순서는 다음과 같다.
우선, 도 10에 도시한 반도체 제조 시스템(300)에 있어서, 스테이지(301)와 헤드(309)가 이격된 상태로 설정된다. 그리고, 스테이지(301)에 배선 기판(503)이 공급되고, 헤드(309)에 반도체 칩(501)이 공급된다(S451). 배선 기판(503)의 공급은 반송 로봇(321)에 의해 행해지고, 반도체 칩(501)의 공급은 반송 로봇(322)에 의해 행해진다. 또한, 스테이지(301)의 재치막, 헤드(309)의 보유면은 어느 것이나 x-y 평면에 대한 기울기를, 예를 들면 기울기가 없는 상태로 사전에 조절하고 있고, 쌍방의 평행도는 고정밀도로 확보되어 있다.
다음으로, 스테이지(301)에 재치된 배선 기판(503)의 제1 전극(504)이 CCD 카메라(305)에 의해 촬상되고, 제1 전극(504)의 위치 정보가 위치 조절 기구(323)로 출력된다. 마찬가지로, 헤드(309)에 보유된 반도체 칩(501)의 제2 전극(502)이 CCD 카메라(306)에 의해 촬상되고, 제2 전극(502)의 위치 정보가 위치 조절 기구(323)로 출력된다. 위치 조절 기구(323)는 이들의 위치 정보에 기초하여 스테이지(301) 또는 헤드(309)를 x-y 평면 상에서 이동하여, 기울기 θ를 조절함으로써, 제1 전극(504)과 제2 전극(502) 사이의 위치 정렬을 행한다(S452). 또, 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 위치 정렬에는 반드시 CCD 카메라를 이용하여 행할 필요는 없고, 레이저 광을 사용한 광학적 위치 정렬을 이용해도 된다.
다음으로, 사출 제어/이동 기구(331)에 의해, 용제 사출기(330)를 배선 기판(503) 상에 주사시킨다. 용제 사출기(330)는 제1 전극(504) 상에 있어서, 이 제1 전극(504)에 용제를 사출하고, 이 용제를 제1 전극(504)에 피복하도록 부착시킨다(S453). 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에서, 용제는 배선 기판(503)의 제1 전극(504)에만 부착시키고 있지만, 본 발명은 이것에 한정되는 것이 아니고, 반도체 칩(501)의 제2 전극(502)에 단독으로 또는 제1 전극(504)과 함께 용제를 부착시키도록 해도 된다. 여기서, 용제의 부착은 활성화 전의 용제의 부착이다. 본 발명의 제4 실시예의 반도체 장치의 제조 방법에서 사용되는 용제와 마찬가지로, 용제는, 활성화시킴에 따라, 제1 전극(304)의 금속 표면에 형성된 산화물 등을 용해하고, 또는 변성(환원)시키는 성질을 갖고 있다. 또한, 용제는 활성화 온도보다 높은 온도에서 열경화하는 성질을 갖고 있다. 이러한 용제는 노플로우 언더필 수지와 같은 명칭으로 시판화되어 있다.
다음으로, 위치 조절 기구(323)에 의해, 스테이지(301) 또는 헤드(309) 중 적어도 어느 한쪽을 z 축 방향으로 이동시켜, 배선 기판(503)의 제1 전극(504)과 반도체 칩(501)의 제2 전극(502) 사이를 용제를 개재시켜 접촉시킨다(S454).
또한, 스테이지(301) 또는 헤드(309) 중 적어도 어느 한쪽을 z 축 방향으로 이동시켜, 제1 전극(504)과 제2 전극(502) 사이에 압축 하중을 가한다(S455). 동시에, 스테이지(301)에 내장된 히터(302)로 제1 전극(504)을 가열하고, 헤드(309)에 내장된 히터(310)로 제2 전극(502)을 각각 가열한다. 여기서는 히터(302, 310)를 사용하고 있기 때문에, 저항 가열이다. 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법과 마찬가지로, 가열은 제1 전극(504) 및 제2 전극(502) 중 어느 하나의 융점 온도가 낮은 쪽에 도달하지 않는 범위 내에서 실시되고, 제1 전극(504), 제2 전극(502)을 통해서 용제가 활성화 온도에 도달할 때까지 행해진다. 여기서, 상술한 바와 같이 용제의 활성화와 함께, 제1 전극(504)과 제2 전극(502) 사이에 초음파 진동을 인가시킬 수 있다. 초음파 진동의 인가에 의해, 제1 전극(504), 제2 전극(502)의 각각의 표면의 산화물 등의 피막의 제거가 촉진되어, 제1 전극(504), 제2 전극(502)의 표면에 새로운 금속 생성면을 노출시키기 쉽다.
이들 접합 프로세스(S450)에 의해, 배선 기판(503)의 제1 전극(504)과 반도체 칩(501)의 제2 전극(502) 사이가 전기적으로 접속되고, 또한 기계적으로 접합된다.
(2) 접합 프로세스가 완료된 배선 기판(503) 및 반도체 칩(501)은 어닐링 장치로 반송되고, 어닐링된다(S460). 어닐링 조건은, 예를 들면 250℃의 온도에서 1시간이다. 이 어닐링에 의해 제1 전극(504)과 제2 전극(502)과의 접합면 근방에 발생한 보이드를 소멸시킬 수 있고, 또한 접합 표면적을 증가시켜 접합 강도를 향상시킬 수 있어, 반도체 장치의 생산성을 향상시킬 수 있다. 또한, 어닐링에 의해, 용제를 열경화시켜 언더필 수지(505)를 형성할 수 있다. 이 결과, 용제의 열경화에 의해, 제1 전극(504) 및 제2 전극(502)을 대기로부터 차단하여 시간 경과적인 전기적·기계적 안정성을 얻을 수 있음과 함께, 접합부의 기계적 강도를 높일 수 있다. 또한, 용제의 세정 공정을 없애고, 또한 언더필 수지의 충전 공정을 없앨 수 있어, 반도체 장치의 생산성을 더욱 향상시킬 수 있다.
또, 단순히 용제의 열경화만이면, 어닐링 조건을 예를 들면 250℃의 온도에 있어서, 30분으로 할 수 있다.
이러한 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법에서는, 상술한 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법에 의해 얻어지는 효과 외에, 배선 기판(503)의 제1 전극(504)에 용제를 개재시켜 반도체 칩(501)의 제2 전극(502)을 접합하고, 이 후에 용제를 열경화시키는 공정을 포함함으로써, 용제의 세정 공정 및 언더필 수지의 충전 공정을 없애어, 제조 공정 수를 삭감시킬 수 있다.
[변형예]
본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법은 용제를 부착하고(S453), 전극을 접촉한(S454) 후에, 히터(302, 310)에 의해 용제를 가열하고 있다(S455). 그러나, 이러한 프로세스 순서에 한정되지 않고, 용제를 부착한 후에 가열하고, 가열에 의해 용제가 활성화하고 나서 전극을 접촉시키는 프로세스 순서를 채용해도 된다.
또한, 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법은 저항 가열에 의해 용제를 활성화했지만, 적외선 조사, 전자 빔 조사, 레이저 광 조사 등의 가열 수단에 의해 용제를 활성화해도 된다.
또한, 본 발명에 있어서는 상온에서 필름 상태를 유지하는 필름 형상 용제를 사용할 수 있다. 이 경우, 헤드(309)에 보유된 반도체 칩(501)측에 필름 형상 용제를 부착시키기 쉬워진다.
〈그 밖의 실시예〉
본 발명은 상기 복수의 실시예에 의해 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해하면 안된다. 이 개시로부터 당업자에게는 여러가지 대체 실시예 및 운용 기술이 분명하게 될 것이다.
예를 들면, 본 발명의 제1 실시예에 따른 반도체 장치(2)에 있어서는 범프 전극(21)에 Cu 범프 전극이 사용되고 있지만, 본 발명은, 이러한 재료에 한정되는 것이 아니고, 예를 들면 Au 범프 전극, Ni 범프 전극 등에 의해 반도체 장치(2)를 구축해도 된다.
또한, 본 발명의 제3 실시예에 따른 반도체 장치(2)에 있어서는 범프 전극(27)에 Sn 범프 전극이 사용되고 있지만, 본 발명은 Sn-Pb, Sn-Ag, Sn-Zn, Sn-Cu 등의 이원계 합금의 범프 전극, Sn-Ag-Cu 등의 삼원계 합금의 범프 전극, 사원계 합금 이상의 범프 전극으로 반도체 장치(2)를 구축해도 된다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치(2)에 있어서는 반도체 칩(1)의 외부 접속 전극(외부 접속 단자 또는 본딩 패드)(18)에 UBM막(20) 및 범프 전극(21)을 배치하고, 인터포저(3)의 외부 접속 전극(37)에 UBM막(40) 및 범프 전극(41)을 배치한 경우를 설명했지만, 본 발명은 다층 배선 기판(5)의 전극(내부 단자 또는 내부 전극)(52)이나 도시하지 않은 다층 배선 기판(5)의 외부 접속 전극에 UBM막 및 범프 전극을 배치할 수 있다.
또한, 본 발명의 제1 실시예에 따른 반도체 장치(2)에서는, 다층 배선 기판(5)에 하나의 반도체 칩(1) 밖에 실장되어 있지 않지만, 본 발명은 이에 한정되는 것이 아니라, 다층 배선 기판(5)에 평면적으로 복수의 반도체 칩(1)을 실장한 멀티칩 구조로 해도 된다.
또한, 본 발명은 제1 실시예 내지 제3 실시예에 따른 어느 하나의 반도체 장치 및 그 제조 방법과, 제4 실시예 또는 제5 실시예에 따른 반도체 장치 및 그 제조 방법을 조합할 수 있다.
이와 같이 본 발명은 여기서는 기재하지 않은 각종 실시예 등을 포함하는 것은 물론이다. 따라서, 본 발명의 기술적 범위는 상기한 설명으로부터 타당한 특허 청구의 범위에 따른 발명 특정 사항에 의해서만 정해지는 것이다.
이상 설명한 바와 같이 본 발명의 각 실시예에 따르면, 이하의 효과를 얻을 수 있다.
(1) 미세한 범프 전극을 실현할 수 있고, 고집적화, 회로 동작 속도의 고속화 및 다단자화를 실현할 수 있는 반도체 장치를 제공할 수 있다.
(2) 전극과 범프 전극 사이의 접속부의 전기적 신뢰성, 기계적 신뢰성 중 적어도 어느 하나를 향상시킬 수 있는 반도체 장치를 제공할 수 있다.
(3) 미세한 범프 전극을 제조할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
(4) 제조 상의 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
(5) 제조 공정 수를 감소시킬 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
(6) 전극 사이에 활성화에 의해 금속 산화물 등을 제거하는 용제를 개재시키고, 가압하여 전극 사이를 접합할 수 있도록 했기 때문에, 접합 프로세스에 있어서 위험한 가스의 취급이나 진공 장치를 필요로 하지 않아, 간이한 반도체 생산 라인을 구축할 수 있다. 또한, 금속을 용융하지 않고, 전극 사이를 접합할 수 있기 때문에, 접합 불량의 발생을 감소시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 반도체 칩 및 범프 전극의 기본 구조를 도시하는 주요부의 단면 구조도.
도 2a 내지 2e는 본 발명의 제1 실시예에 따른 범프 전극의 제조 방법을 포함하는 반도체 장치의 제조 공정 단면도.
도 3은 본 발명의 제1 실시예에 따른 제1 구조의 반도체 장치의 개략적인 단면 구조도.
도 4는 도 3에 도시한 제1 구조의 반도체 장치의 주요부 확대 단면 구조도.
도 5a 내지 도 5e는 도 3 및 도 4에 도시한 제1 구조의 반도체 장치의 인터포저의 제조 공정 단면도.
도 6은 본 발명의 제1 실시예에 따른 제2 구조의 반도체 장치의 개략적인 단면 구조도.
도 7은 도 6에 도시한 제2 구조의 반도체 장치의 주요부 확대 단면 구조도.
도 8a 내지 도 8d는 본 발명의 제2 실시예에 따른 범프 전극의 제조 방법을 포함하는 반도체 장치의 제조 공정 단면도.
도 9a 내지 도 9e는 본 발명의 제3 실시예에 따른 범프 전극의 제조 방법을 포함하는 반도체 장치의 제조 공정 단면도.
도 10은 본 발명의 제4 실시예에 따른 반도체 제조 시스템의 개략 구성도.
도 11은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 12는 본 발명의 제4 실시예에 따른 반도체 장치의 구성도.
도 13은 본 발명의 제5 실시예에 따른 반도체 장치의 구성도.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 15a 내지 도 15d는 본 발명의 선행 기술에 따른 Au 범프 전극의 제조 방법을 설명하는 공정 단면도.
도 16a 내지 도 16e는 본 발명의 선행 기술에 따른 땜납 범프 전극의 제조 방법을 설명하는 공정 단면도.
도 17은 본 발명의 선행 기술에 따른 반도체 장치의 주요부의 확대 단면도.
도 18은 본 발명의 선행 기술에 따른 반도체 장치의 접합 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 칩
10 : 반도체 기판
11 : 소자간 분리 절연막
12 : 소자
12A : 게이트 절연막
12B : 게이트 전극
12C: 반도체 영역
13, 15, 17 : 층간 절연막
14 : 제1 층째 배선
16 : 제2 층째 배선
18 : 외부 접속 전극
20 : UBM막
21 : 범프 전극
21C : 모따기
25 : 절연막
25H : 범프 개구부

Claims (22)

  1. 반도체 장치에 있어서,
    기판 위에 형성된 제1 전극과,
    상기 제1 전극 상의 오목 형상의 언더 범프 메탈막과,
    상기 언더 범프 메탈막의 오목 형상 내부에 매설되고, 측면 및 저면이 상기 언더 범프 메탈막에 의해 둘러싸인 범프 전극과,
    상기 언더 범프 메탈막의 측면의 적어도 제1 전극측의 일부를 둘러싸는 절연막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 범프 전극 상면의 높이와, 상기 언더 범프 메탈막의 측면의 높이가 실질적으로 동일한 반도체 장치.
  3. 제1항에 있어서,
    상기 언더 범프 메탈막의 측면의 적어도 상기 제1 전극측의 일부는 절연막에 의해 둘러싸여 있는 반도체 장치.
  4. 제1항에 있어서,
    범프 전극의 상면 주연부를 따라 모따기부를 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 범프 전극에 접속된 제2 전극을 갖는 다른 기판을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 전극은 플러그이고,
    상기 다른 기판은 인터포저인 반도체 장치.
  7. 반도체 장치의 제조 방법에 있어서,
    기판상에 전극을 형성하는 공정과,
    상기 전극 상에 개구부를 갖는 절연막을 형성하는 공정과,
    상기 절연막 상, 상기 개구부 내벽 상 및 상기 개구부 내의 상기 전극 상에 언더 범프 메탈막을 형성하는 공정과,
    적어도 상기 개구부를 매설하도록, 상기 언더 범프 메탈막 상에 범프 전극막을 형성하는 공정과,
    상기 개구부 이외의 범프 전극막 및 언더 범프 메탈막을 제거하여 범프 전극을 형성하는 공정, 및
    상기 절연막의 표면의 일부를 막 두께 방향으로 제거하여 상기 절연막으로부터 상기 범프 전극의 일부를 돌출시키는 공정
    을 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 절연막을 형성하는 공정은, 제1 절연막을 형성하고, 상기 제1 절연막 상에 이 제1 절연막에 대하여 에칭 선택비를 갖는 제2 절연막을 형성하는 공정이고,
    상기 절연막의 적어도 표면의 일부를 막 두께 방향으로 제거하는 공정은, 상기 제1 절연막에 대하여 상기 제2 절연막을 선택적으로 에칭 제거하는 공정인 반도체 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 개구부 이외의 범프 전극막 및 언더 범프 메탈막을 제거하고, 범프 전극을 형성하는 공정은, 화학적 기계적 연마에 의해 절연막 상 및 개구부 상의 범프 전극막 및 언더 범프 메탈막을 후퇴시키고, 상기 개구부 내벽 상 및 상기 개구부 내의 상기 전극 상의 언더 범프 메탈막에 의해 주위가 둘러싸인 범프 전극을 형성하는 공정인 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 절연막의 적어도 표면의 일부를 막 두께 방향으로 제거하는 공정의 후에, 상기 범프 전극의 상면을 평탄화하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  11. 제7항에 있어서,
    상기 절연막의 적어도 표면의 일부를 막 두께 방향으로 제거하는 공정 후에, 상기 범프 전극의 상면 주연부에 모따기부를 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 범프 전극은 땜납 범프 전극이고,
    상기 땜납 범프 전극에 리플로우를 행하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  13. 반도체 장치의 제조 방법에 있어서,
    제1 전극을 갖는 제1 기판을 형성하는 공정과,
    제2 전극을 갖는 제2 기판을 형성하는 공정과,
    상기 제1 전극, 제2 전극 중 적어도 어느 한쪽의 표면에, 활성화 전의 용제를 부착하는 공정과,
    상기 제1 전극에 상기 용제를 개재시켜 상기 제2 전극을 접촉시키고, 상기 제1 전극과 제2 전극을 압축하는 방향으로 가압하는 공정, 및
    상기 제1 전극과 제2 전극 사이의 접합 전에, 상기 제1 전극 및 제2 전극의 낮은 쪽의 융점 온도에 도달하지 않는 온도에서, 상기 용제를 활성화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 전극 및 제2 전극 중 적어도 어느 하나가, 돌기한 범프 전극으로서 형성되는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 전극 및 제2 전극 중 적어도 어느 하나는, Cu, Ni, Au, Ag 중 적어도 어느 하나의 금속을 포함하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 용제로서는 무기산 또는 유기산을 포함하는 용제가 사용되는 반도체 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 용제를 활성화하는 공정은, 저항 가열, 적외선 조사, 전자 빔 조사 또는 레이저 광 조사에 의해, 용제를 활성화하는 공정인 반도체 장치의 제조 방법.
  18. 반도체 장치의 제조 방법에 있어서,
    제1 전극을 갖는 제1 기판을 형성하는 공정과,
    제2 전극을 갖는 제2 기판을 형성하는 공정과,
    상기 제1 전극, 제2 전극 중 적어도 어느 한쪽의 표면에, 열경화하는 성질 및 열경화 온도보다 낮은 온도에서 활성화하는 성질을 갖는, 활성화 전의 용제를 부착시키는 공정과,
    상기 제1 전극에 상기 용제를 개재시켜 상기 제2 전극을 접촉시키고, 상기 제1 전극과 제2 전극을 압축하는 방향으로 가압하는 공정과,
    상기 제1 전극과 제2 전극 사이의 접합 전에, 상기 제1 전극 및 제2 전극의 낮은 쪽의 융점 온도에 도달하지 않는 온도에서, 상기 용제를 활성화하는 공정, 및
    상기 제1 전극과 제2 전극이 접합된 후에, 상기 용제를 열경화하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전극 및 제2 전극 중 적어도 어느 하나가, 돌기한 범프 전극으로서 형성되는 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 전극 및 제2 전극 중 적어도 어느 하나는, Cu, Ni, Au, Ag 중 적어도 어느 하나의 금속을 포함하는 반도체 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 용제로서는 무기산 또는 유기산을 포함하는 용제가 사용되는 반도체 장치의 제조 방법.
  22. 제18항에 있어서,
    상기 용제를 활성화하는 공정은, 저항 가열, 적외선 조사, 전자 빔 조사 또는 레이저 광 조사에 의해, 용제를 활성화하는 공정인 반도체 장치의 제조 방법.
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