JP5271561B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置および半導体装置の製造方法に関し、特に、複数枚のウエハが貼り合わされてなる半導体装置および半導体装置の製造方法に関する。
従来より、２枚以上のウエハを積層し、その間を埋込配線で電気的に接続した構成の３次元半導体集積回路装置が知られている。例えば特許文献１には、複数枚の基板を貼り合わせて、各々の基板に形成された半導体回路部を互いに電気的に接続することで所望の半導体回路を構成する半導体装置が記載されている。特許文献１に記載の半導体装置では、上側の基板の半導体回路部と下側の基板の半導体回路部とは、上側の基板の裏面から露出する貫通配線部と下側の基板の主面のバンプとを接触した状態で接合することで互いに電気的に接続されている。
特開２００７−５９７６９号公報
しかしながら、従来の複数枚のウエハが貼り合わされてなる半導体装置では、貼り合わせ面から突出する貫通配線部やバンプなどの電気信号接続部を介して複数枚のウエハが電気的に接続されている。具体的に例えば、上記特許文献１に開示された技術では、上側の基板と下側の基板とは、上側の基板の裏面から突出する貫通配線部と下側の基板の主面から突出するバンプとを介して電気的に接続されている。
このように貼り合わせ面から突出する電気信号接続部を介して複数枚のウエハを電気的に接続する場合、ウエハを貼り合わせる際に電気信号接続部が破損する場合があった。電気信号接続部が破損すると、電気信号接続部における電気的な安定性や信頼性が不十分となったり、半導体装置の力学特性が不安定となったりするので、性能の安定した半導体装置が得られない場合があり、問題となっていた。
本発明は、このような事情に鑑みてなされたものであり、複数枚のウエハを貼り合わせる際に、貼り合わせ面から突出する電気信号接続部に発生する損傷を効果的に防止することができ、信頼性に優れ、安定した性能の得られる半導体装置を提供することを課題としている。
また、本発明は、複数枚のウエハを貼り合わせる際に、貼り合わせ面から突出する電気信号接続部に発生する損傷を効果的に防止することができ、信頼性に優れ、安定した性能の得られる半導体装置の製造方法を提供することを課題としている。
本発明者は、上記の目的を達成するために、以下に示すように鋭意研究を重ね、本発明を見出した。
本発明者は、貼り合わせ面から突出する電気信号接続部（以下「凸状接続部」と呼ぶことがある。）の破損の原因について検討し、凸状接続部の破損が、複数枚のウエハを貼り合わせる際に負荷される荷重のばらつきにより、一部の凸状接続部に過剰な荷重が負荷されることによって発生することを見出した。そして、本発明者は、凸状接続部に負荷される荷重のばらつきを軽減することができ、凸状接続部を効果的に補強できる本発明の半導体装置および半導体装置の製造方法を想到した。
本発明の半導体装置は、素子（例えば、実施形態におけるＭＯＳ・ＦＥＴ６）の形成された基板（例えば、実施形態における基板１ＳＡ，１ＳＢ）からなる複数枚のウエハ（例えば、実施形態におけるウエハ１ＷＡ，１ＷＢ）が貼り合わされてなり、各ウエハにおける別のウエハとの貼り合わせ面（例えば、実施形態における貼り合わせ面３０ａ、３０ｂ）には電気信号接続部（例えば、実施形態における貫通配線部９、バンプ２６）が設けられ、前記電気信号接続部と、対向する別のウエハに設けられた前記電気信号接続部とが電気的に接続されることにより所望の半導体回路（例えば、実施形態におけるＭＯＳ・ＦＥＴ６、貫通配線部９、バンプ２６）が形成されている半導体装置において、対向する電気信号接続部同士のうちの少なくとも一方が、前記基板が露出されている前記貼り合わせ面（例えば、実施形態における貼り合わせ面３０ａ）から突出して形成された凸状接続部（例えば、実施形態における貫通配線部９、凸状接続部５１ａ、５１ｂ、５１ｃ、５１ｅ、５１ｇ）であり、前記凸状接続部の形成されている前記貼り合わせ面上における前記電気信号接続部の配置されていない領域に、前記基板と同じ材料からなり、前記半導体回路と絶縁され、貼り合わされた前記ウエハ間の間隔の寸法と同じ高さで前記貼り合わせ面から突出する補強凸部（例えば、実施形態における補強凸部５２）が形成され、前記凸状接続部のうちの少なくとも一部が、前記ウエハの一方の面と他方の面とを導通させる貫通配線部（例えば、実施形態における貫通配線部９）の端部であることを特徴とする。
さらに、本発明者は、貼り合わせ面における凸状接続部の配置と凸状接続部の損傷との関係に着目して鋭意研究を重ね、特に損傷の生じやすい凸状接続部の配置がどのようなものであるかを検討した。その結果、以下の（１）〜（３）に示す凸状接続部の配置において、特に損傷が生じやすいことを見出した。図１（ａ）〜図１（ｄ）は、貼り合わせ面における凸状接続部の配置の例を示した平面図であって、特に損傷が生じやすい凸状接続部の配置を説明するための図である。
（１）図１（ａ）に示すように、周囲や近傍に他の凸状接続部５１ａを配置できるスペースがあるのに、周囲や近傍に他の凸状接続部５１ａが配置されていない孤立した１つの凸状接続部５１ａ。
（２）図１（ｂ）および図１（ｃ）に示すように、複数の凸状接続部５１ｂが隣接して配置された凸状接続部群５１ｄが形成されている場合であって、凸状接続部群５１ｄの周囲や近傍に他の凸状接続部５１ｂを配置できるスペースがあるのに、周囲や近傍に他の凸状接続部５１ｂが配置されていない場合に、凸状接続部群５１ｄの最外周部に配置された凸状接続部、特に図１（ｂ）および図１（ｃ）に示すように凸状接続部群５１ｄが矩形である場合には凸状接続部群５１ｄの角部に配置された４つの凸状接続部５１ｃ。
（３）図１（ｄ）に示すように、複数の凸状接続部５１ｂが隣接して配置された凸状接続部群５１ｄが２個以上形成されることにより、隣接する２個以上（図１（ｄ）に示す例では２個）の凸状接続部群５１ｄからなる凸状接続部集団５１ｆが形成されている場合であって、凸状接続部集団５１ｆの周囲や近傍に他の凸状接続部５１ｂを配置できるスペースがあるのに、周囲や近傍に他の凸状接続部５１ｂが配置されていない場合に、凸状接続部集団５１ｆの最外周部に配置された凸状接続部、特に凸状接続部集団５１ｆの外形が矩形である場合には凸状接続部集団５１ｆの角部に配置された４つの凸状接続部５１ｇ。なお、凸状接続部集団５１ｆにおいて、凸状接続部群５１ｄの角部に配置された凸状接続部のうち、隣接する他の凸状接続部群５１ｄ側に配置された凸状接続部５１ｅは、近傍に他の凸状接続部が配置されていることになるので、損傷が生じにくい。
そして、本発明者は、以下の（ア）〜（ウ）に示す補強凸部の配置とすることで、特に損傷の生じやすい上記（１）〜（３）に示す配置の凸状接続部を効果的に補強できる半導体装置を想到した。図２（ａ）〜図２（ｄ）は、本発明の半導体装置の一部を拡大して補強凸部と凸状接続部のみを示した概略平面図であり、貼り合わせ面における補強凸部と凸状接続部の配置の例を示した平面図である。なお、図２（ａ）〜図２（ｄ）に示す凸状接続部の配置は、図１（ａ）〜図１（ｄ）に示す凸状接続部の配置と同じとされている。
上記の本発明の半導体装置においては、（ア）図２（ａ）に示すように、前記補強凸部５２が、前記１つの凸状接続部５１ａを取り囲むように複数配置されているものとすることが好ましい。
また、上記の本発明の半導体装置においては、（イ）図２（ｂ）および図２（ｃ）に示すように、複数の前記凸状接続部５１ｂが隣接して配置された凸状接続部群５１ｄが形成され、前記補強凸部５２が、前記凸状接続部群５１ｄを取り囲むように複数配置されているものとすることができる。
また、上記の本発明の半導体装置においては、（ウ）図２（ｄ）に示すように、複数の前記凸状接続部５１ｂが隣接して配置された凸状接続部群５１ｄが２個以上形成されることにより、隣接する２個以上の前記凸状接続部群５１ｄからなる凸状接続部集団５１ｆが形成され、前記補強凸部５２が、前記凸状接続部集団５１ｆを取り囲むように複数配置されているものとすることができる。
本発明の半導体装置の製造方法は、上記のいずれかに記載の半導体装置の製造方法であって、前記複数枚のウエハのうちの少なくとも１つのウエハの前記基板が露出されている貼り合わせ面に、前記貼り合わせ面から突出する凸状接続部を形成する工程と、前記凸状接続部の形成されている前記貼り合わせ面上における前記電気信号接続部の配置されていない領域に、前記基板と同じ材料からなり、前記半導体回路と絶縁され、貼り合わされる前記ウエハ間の間隔の寸法と同じ高さで前記貼り合わせ面から突出する補強凸部を形成する工程と、前記複数枚のウエハを貼り合わせ、各ウエハの電気信号接続部同士を互いに電気的に接続することにより所望の半導体回路を形成する工程とを有し、前記凸状接続部を形成する工程および前記補強凸部を形成する工程が、前記基板の一方の面に溝を形成し、前記溝に導体膜を埋め込むことにより、前記凸状接続部となる導電部を形成する工程と、前記基板を他方の面から選択的にエッチングすることにより、前記凸状接続部となる導電部の一部を露出させて貼り合わせ面から突出する前記凸状接続部を形成するとともに、前記基板の一部からなる柱状の補強凸部を形成する工程とを有していることを特徴とする。
本発明の半導体装置によれば、対向する電気信号接続部同士のうちの少なくとも一方が、前記基板が露出されている前記貼り合わせ面から突出して形成された凸状接続部であり、前記凸状接続部の形成されている前記貼り合わせ面上における前記電気信号接続部の配置されていない領域に、前記基板と同じ材料からなり、前記半導体回路と絶縁され、貼り合わされた前記ウエハ間の間隔の寸法と同じ高さで前記貼り合わせ面から突出する補強凸部が形成されているので、複数枚のウエハを貼り合わせる際に凸状接続部に負荷される荷重が補強凸部にも負荷されるものとなり、凸状接続部に負荷される荷重のばらつきが緩和され、複数枚のウエハを貼り合わせる際における凸状接続部の損傷が効果的に防止されたものとなる。したがって、本発明の半導体装置は、信頼性に優れ、安定した性能の得られるものとなる。しかも、補強凸部は、前記半導体回路と絶縁されたものであるので、補強凸部が半導体装置を構成する半導体回路に支障を来たすことはない。
また、補強凸部が、基板が露出されている貼り合わせ面上に形成されたものであって、基板と同じ材料からなるものであるので、補強凸部は、基板を貼り合わせ面上から選択的にエッチングすることにより容易に形成できるものとなる。
また、本発明の半導体装置の製造方法は、前記複数枚のウエハのうちの少なくとも１つのウエハの前記基板が露出されている貼り合わせ面に、前記貼り合わせ面から突出する凸状接続部を形成する工程と、前記凸状接続部の形成されている前記貼り合わせ面上における前記電気信号接続部の配置されていない領域に、前記基板と同じ材料からなり、前記半導体回路と絶縁され、貼り合わされる前記ウエハ間の間隔の寸法と同じ高さで前記貼り合わせ面から突出する補強凸部を形成する工程と、前記複数枚のウエハを貼り合わせ、各ウエハの電気信号接続部同士を互いに電気的に接続することにより所望の半導体回路を形成する工程とを有する方法であるので、複数枚のウエハを貼り合わせる際に凸状接続部に荷重が負荷されても、凸状接続部に負荷される荷重が補強凸部にも負荷されることになるため、凸状接続部に負荷される荷重のばらつきが緩和される。このため、本発明の半導体装置の製造方法によれば、複数枚のウエハを貼り合わせる際に発生する凸状接続部の損傷を効果的に防止でき、信頼性に優れ、安定した性能を有する半導体装置が得られる。
次に、本発明を図面を用いて詳細に説明する。
図３〜図２０は、本発明の半導体装置および半導体装置の製造方法を説明するための図である。図１９は、本発明の半導体装置の一例を示した要部断面図であり、図３〜図１８は、図１９に示す半導体装置の製造工程を説明するための図であり、図２０は、図１９に示す半導体装置の製造工程を説明するためのフロー図である。
図１９に示す本実施形態の半導体装置は、上側のウエハ１ＷＡと下側のウエハ１ＷＢとが貼り合わされてなるものである。上側のウエハ１ＷＡにおける下側のウエハ１ＷＢと対向する貼り合わせ面３０ａには、貫通配線部９からなる電気信号接続部が設けられている。貫通配線部９は、上側のウエハ１ＷＡを構成する基板１ＳＡを貫通して形成され、上側のウエハ１ＷＡの厚さ方向に互いに反対側となる主面（一方の面、図１９においては上面）と裏面（他方の面、図１９においては下面）とを導通させるためのものである。また、下側のウエハ１ＷＢにおける上側のウエハ１ＷＡと対向する貼り合わせ面３０ｂには、バンプ２６からなる電気信号接続部が設けられている。そして、図１９に示す半導体装置では、対向して配置された上側のウエハ１ＷＡの貫通配線部９の端部９ｃと下側のウエハ１ＷＢのバンプ２６とが電気的に接続されることにより、各ウエハ１ＷＡ、１ＷＢを構成する基板１ＳＡ、１ＳＢに設けられたＭＯＳ・ＦＥＴ６を備えた所望の半導体回路が形成されている。
また、図１９に示すように、上下のウエハ１ＷＡ，１ＷＢの貼り合わせ面３０ａ、３０ｂ間の隙間には、絶縁性の接着剤３０が注入されている。この接着剤３０により、上下のウエハ１ＷＡ，１ＷＢ間の機械的強度が確保されている。なお、本実施形態においては、接着剤３０が貫通分離部５の枠内にまで入り込んでいる場合を例示しているが、接着剤として絶縁性の接着剤３０を用いているので、半導体回路の特性には何ら支障をきたさない。
また、図１９に示す半導体装置において、電気信号接続部である上側のウエハ１ＷＡの貫通配線部９は、基板１ＳＡが露出されている貼り合わせ面３０ａから突出して形成された端部９ｃを有する凸状接続部である。また、上側のウエハ１ＷＡの貫通配線部９の形成されている貼り合わせ面３０ａ上における貫通配線部９の配置されていない領域には、基板１ＳＡと同じ材料からなり、半導体回路と絶縁され、貼り合わされたウエハ１ＷＡ、１ＷＢ間の間隔（ギャップ）の寸法と同じ高さで貼り合わせ面３０ａから突出する補強凸部５２が形成されている。図１９に示す半導体装置では、補強凸部５２は、基板１ＳＡの一部からなるものとされている。また、補強凸部５２は、層間絶縁膜８ａ、８ｂ、８ｃ、８ｄ（絶縁層）、貫通分離部５、接着剤３０などによって絶縁され、半導体回路を構成する配線１５ａ，１５ｂ，１５ｃ、ＭＯＳ・ＦＥＴ６、貫通配線部９、バンプ２６と電気的に接続されないようにされている。
本実施形態において、補強凸部５２と、凸状接続部である貫通配線部９との平面配置は、特に限定されないが、貫通配線部９の損傷を効果的に防止するために、例えば、上述した図２（ａ）〜図２（ｄ）に示す補強凸部５２および凸状接続部５１ａと同様の配置とされていることが好ましい。
例えば、図２（ａ）に示すように、凸状接続部５１ａが、周囲や近傍に他の凸状接続部５１ａを配置できるスペースがあるのに、周囲や近傍に他の凸状接続部５１ａが配置されていない孤立した１つの凸状接続部５１ａである場合には、補強凸部５２を、１つの凸状接続部５１ａを取り囲むように複数配置することが好ましい。
また、図２（ｂ）および図２（ｃ）に示すように、複数の前記凸状接続部５１ｂが隣接して配置された凸状接続部群５１ｄが形成されている場合であって、凸状接続部群５１ｄの周囲や近傍に他の凸状接続部５１ｂを配置できるスペースがあるのに、周囲や近傍に他の凸状接続部５１ｂが配置されていない場合には、補強凸部５２を、凸状接続部群５１ｄを取り囲むように複数配置することが好ましい。
また、図２（ｄ）に示すように、複数の前記凸状接続部５１ｂが隣接して配置された凸状接続部群５１ｄが２個以上形成されることにより、隣接する２個以上の凸状接続部群５１ｄからなる凸状接続部集団５１ｆが形成されている場合であって、凸状接続部集団５１ｆの周囲や近傍に他の凸状接続部５１ｂを配置できるスペースがあるのに、周囲や近傍に他の凸状接続部５１ｂが配置されていない場合には、補強凸部５２を、凸状接続部集団５１ｆを取り囲むように複数配置することが好ましい。
なお、図２に示す補強凸部５２は、凸状接続部５１ａまたは凸状接続部群５１ｄ、凸状接続部集団５１ｆのいずれかを取り囲むように、２重、３重に配置されていてもよいし、図２（ｃ）および図２（ｄ）に示すように、一重であってもよいし、図２（ａ）および図２（ｂ）に示すように、一部のみが２重・３重に配置されていてもよく、凸状接続部の配置や、補強凸部５２を配置可能なスペースの広さなどに応じて決定できる。また、図２（ａ）および図２（ｂ）に示すように、補強凸部５２を一部のみ２重・３重に配置にする場合、凸状接続部に負荷される荷重のばらつきを効果的に軽減するために、最外周部に配置された補強凸部５２の配置が正方形に近い形状となるように配置することが好ましい。
また、図１９に示す半導体装置において、上側のウエハ１ＷＡは、例えば平面略円形状の薄板からなる。上側のウエハ１ＷＡを構成する基板１ＳＡは、例えばｎ型またはｐ型のシリコン（Ｓｉ）単結晶からなる。図１９に示すように、基板１ＳＡの主面（すなわち、ウエハ１ＷＡの主面）には、素子分離用の溝型の分離部２が形成されている。この溝型の分離部２は、例えば酸化シリコン（ＳｉＯ２）のような絶縁膜２ｂを埋め込むことで形成されている。この分離部２によって基板１ＳＡの主面の活性領域が規定されている。
また、図１９に示す半導体装置において符号５は、基板１ＳＡを貫通する絶縁膜からなる貫通分離部である。図１９に示すように、貼り合わせ面３０ａから突出する貫通分離部５の高さは、ギャップの寸法と同じ高さとされている。また、貫通分離部５は、図９に示すように、平面視で枠状に形成されており、各貫通配線部９を個別に取り囲む形状とされている。
貫通配線部９は、図１９に示すように、基板１ＳＡを貫通して形成されており、タングステンなどからなる主導体膜と、主導体膜の厚さよりも薄くて主導体膜の側面および底面を覆うように形成された窒化チタンなどからなるバリア導体膜とから形成されている。図１９に示すように、貫通配線部９は、配線１５ａ，１５ｂ，１５ｃを介してボンディングパッドＢＰやＭＯＳ・ＦＥＴ６と電気的に接続されている。
また、溝型の分離部２で囲まれた活性領域内には、例えばＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）６のような半導体回路を構成する素子が形成されている。ＭＯＳ・ＦＥＴ６は、ソースおよびドレイン用の半導体領域６ａと、ゲート絶縁膜６ｂと、ゲート電極６ｃとを有している。ソースおよびドレイン用の半導体領域６ａは、基板１ＳＡに所望の不純物（ｎチャネル型のＭＯＳ・ＦＥＴ６であれば、例えばリン（Ｐ）またはヒ素（Ａｓ）、ｐチャネル型のＭＯＳ・ＦＥＴ６であればホウ素（Ｂ））が添加されることで形成されている。ゲート絶縁膜６ｂは、例えば酸化シリコンからなり、基板１ＳＡの主面上に形成されている。ゲート電極６ｃは、例えば低抵抗なポリシリコンからなり、ゲート絶縁膜６ｂ上に形成されている。なお、基板１ＳＡの活性領域の主面上の絶縁膜７は、例えば酸化シリコンのような絶縁膜からなる。
なお、図１９に示すＭＯＳ・ＦＥＴ６に代えて、例えばバイポーラトランジスタやダイオード等のような他の能動素子が形成されていても良い。また、ＭＯＳ・ＦＥＴ６に代えて、抵抗（拡散抵抗やポリシリコン抵抗）、キャパシタおよびインダクタ等のような受動素子を形成しても良い。
また、図１９において、符号８ａ、８ｂ，８ｃ，８ｄは層間絶縁膜、符号１０は表面保護膜、符号１５ａ，１５ｂ，１５ｃは配線、符号１６ａ，１６ｂ，１６ｃ，１６ｄはプラグをそれぞれ示している。層間絶縁膜８ａ、８ｂ，８ｃ，８ｄは、例えば酸化シリコンからなる。配線１５ａ〜１５ｃおよびプラグ１６ａ〜１６ｄは、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属からなる。第１層目の配線１５ａは、プラグ１６ａを通じてＭＯＳ・ＦＥＴ６のソースおよびドレイン用の半導体領域６ａやゲート電極６ｃと電気的に接続されている他、プラグ１６ｂを通じて貫通配線部９と電気的に接続されている。表面保護膜１０は、例えば酸化シリコン膜の単体膜または酸化シリコンとその上に堆積された窒化シリコン膜との積層膜で形成されている。この表面保護膜１０の一部には、第３層目の配線１５ｃの一部が露出する開口部１７が形成されている。そして、平面視したときに開口部１７から露出された配線１５ｃ部分が、ボンディングパッド（以下、パッドという）ＢＰとされている。なお、図１９には示していないが、ウエハ１ＷＡの主面上のパッドＢＰに接続されるようにバンプが形成されていても良い。
また、図１９に示す半導体装置において、下側のウエハ１ＷＢの構成は、上側のウエハ１ＷＡとほぼ同じであるが、下側のウエハ１ＷＢには、貫通分離部５、貫通配線部９、補強凸部５２が形成されていない。また、上側のウエハ１ＷＡと異なり、下側のウエハ１ＷＢの主面上に形成された開口部１７上には、開口部１７を通じてパッドＢＰに電気的に接続されたバンプ下地導体パターン２５が形成されている。また、バンプ下地導体パターン２５上には、バンプ２６が形成されている。バンプ２６は、下側のウエハ１ＷＢの貼り合わせ面３０ｂから突出して形成されている。バンプ２６は、銅などの導電材料からなり、図１９に示すように、下側のウエハ１ＷＢの最上の配線層１５ｃと電気的に接続されている。
次に、図２０を用いて、図１９に示す半導体装置の製造工程を説明する。
最初に上側のウエハの製造工程（図２０における１層目の上側ウエハの製造工程）を説明する。まず、上側のウエハ１ＷＡを用意する（図２０の工程１００Ａ）。続いて、図３に示すように、基板１ＳＡの主面（すなわち、ウエハ１ＷＡの主面）に、素子分離用の溝型の分離部２を形成する（図２０の工程１０１Ａ）。分離部２は、基板１ＳＡの主面に分離溝２ａを形成した後、分離溝２ａ内に、例えば酸化シリコン（ＳｉＯ２）のような絶縁膜２ｂを埋め込むことにより形成する。また、基板１ＳＡの活性領域の主面上に、例えば熱酸化法等により酸化シリコン等からなる絶縁膜３を形成する。
次に、基板１ＳＡに貫通分離部５を形成する。まず、基板１ＳＡの主面上に、レジスト膜を回転塗布法等により塗布した後、露光および現像を施す（このようなレジスト塗布、露光および現像等のような一連の処理をリソグラフィ処理という）ことにより、図３に示すように、基板１ＳＡの主面上にレジストパターンＲＡを形成する。
続いて、レジストパターンＲＡをエッチングマスクとして、そこから露出する絶縁膜３および基板１ＳＡをエッチングすることにより、図４に示すように、基板１ＳＡに深い分離溝５ａを形成する。深い分離溝５ａは、図４に示すように、基板１ＳＡの主面から、その主面に対して交差（垂直に交差）する方向（すなわち、基板１ＳＡの厚さ方向）に沿って延びており、素子分離用の分離溝２ａよりも深い位置で終端している。
続いて、レジストパターンＲＡを除去し、基板１ＳＡに対して熱酸化処理を施すことにより、深い分離溝５ａの内側面および底面に、例えば酸化シリコンからなる絶縁膜を形成する。その後、さらに基板１ＳＡの主面上に、例えば酸化シリコンまたはＬｏｗ−ｋ（低誘電率）材料からなる絶縁膜をＣＶＤ(Chemical Vapor Deposition)法等により堆積し、深い分離溝５ａ内に埋め込む。その後、深い分離溝５ａの外部の余分な絶縁膜を異方性のドライエッチングを用いたエッチバック法または化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により除去する。これにより、図５および図６に示すように、深い分離溝５ａ内に絶縁膜が埋め込まれてなる貫通分離部５が形成される（図２０の工程１０２Ａ）。
図６は図５のＡ−Ａ線の断面図を示している。なお、図５は平面図であるが図面を見易くするために貫通分離部５にハッチングを付した。貫通分離部５は、図５に示すように、例えば平面視で矩形枠状に形成されている。貫通分離部５の深さ（すなわち、深い分離溝５ａの深さ）は、貫通配線部９の深さより深い場合（図１０参照）もあれば同等の場合もあるし、浅い場合もある。例えば、図１９に示す半導体装置のように、補強凸部５２の高さと貫通分離部５の深さとによって、上下のウエハ１ＷＡ，１ＷＢの貼り合わせ面３０ａ、３０ｂ間の間隔である上下のウエハ１ＷＡ，１ＷＢの間隔（ギャップ）の寸法を制御する場合は、貫通分離部５の深さを貫通配線部９よりも深くしてもよい。また、ギャップの寸法を補強凸部５２の高さと貫通配線部９の深さとによって制御する場合は、貫通分離部５の深さを貫通配線部９の深さよりも浅くしても良い。また、貫通分離部５と貫通配線部９とを同じ深さにし、ギャップの寸法を補強凸部５２のみで、または補強凸部５２とともに制御してもよい。なお、貫通分離部５の深さを貫通配線部９よりも深くする場合や、貫通分離部５と貫通配線部９とを同じ深さにする場合には、上下のウエハ１ＷＡ，１ＷＢを貼り合わせる際に貫通配線部９への過荷重を防止でき、さらに貫通配線部９に負荷される荷重のばらつきをより一層緩和することができ、好ましい。
次に、絶縁膜３を除去し、基板１ＳＡの上記溝型の分離部２で囲まれた活性領域内に、例えばソースおよびドレイン用の半導体領域６ａと、ゲート絶縁膜６ｂと、ゲート電極６ｃとを有する図７に示すＭＯＳ・ＦＥＴ６のような素子を形成する（図２０の工程１０３Ａ）。次に、基板１ＳＡの活性領域の主面上に、例えば酸化シリコンのような絶縁膜からなる絶縁膜７を形成する。
ここで、例えば、ＭＯＳ・ＦＥＴ６を形成した後に貫通分離部５を形成すると、貫通分離部５を構成する絶縁膜を形成するための熱酸化処理時に、基板１ＳＡ（ソースおよびドレイン用の半導体領域６ａやゲート電極６ｃ下のチャネル形成領域）中の不純物が再度拡散してしまう恐れがある。その結果、ＭＯＳ・ＦＥＴ６のしきい値電圧等のような電気的特性が変動してしまう場合がある。これに対して、本実施形態では、貫通分離部５を形成した後に、ＭＯＳ・ＦＥＴ６を形成するので、貫通分離部５の形成時の高い処理温度に起因するＭＯＳ・ＦＥＴ６の電気的特性の変動を防止できる。したがって、半導体装置の信頼性を向上させることができる。
次に、貫通配線部９を形成する。まず、基板１ＳＡの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積し、その絶縁膜の上面を平坦化することにより、図７に示す層間絶縁膜８ａを形成する。続いて、層間絶縁膜８ａ上にリソグラフィ処理により図７に示すレジストパターンＲＢを形成する。レジストパターンＲＢは、図７に示すように、貫通配線部９の形成領域が露出され、それ以外の領域が覆われるように形成される。その後、このレジストパターンＲＢをエッチングマスクとして、そこから露出する層間絶縁膜８ａ、絶縁膜７および基板１ＳＡをエッチングすることにより、図８に示すように、基板１ＳＡに貫通配線部９となる深い導通溝９ａを形成する。この深い導通溝９ａは、層間絶縁膜８ａの上面から、その上面に対して交差（垂直に交差）する方向（すなわち、基板１ＳＡの厚さ方向）に沿って基板１ＳＡに延び、図８に示すように、上記素子分離用の分離溝２ａよりも深い位置（第２位置）で終端している。この深い導通溝９ａの深さは、上記貫通分離部５の深さで説明したとおりである。ここでは、図８に示すように、深い導通溝９ａの深さが、上記深い分離溝５ａの深さよりも浅い場合が例示されている。
続いて、レジストパターンＲＢを除去し、基板１ＳＡの主面上に、バリア導体膜をスパッタリング法等によって堆積し、深い導通溝９ａの内面（内側面および底面）を覆うように形成する。次いで、主導体膜をＣＶＤ法等によって堆積することにより深い導通溝９ａ内に埋め込む。なお、主導体膜の厚さは、バリア導体膜の厚さよりも厚く形成される。続いて、深い導通溝９ａの外部に形成された余分な主導体膜およびバリア導体膜を、ＣＭＰ法等により研磨して除去し、深い導通溝９ａ内のみに主導体膜およびバリア導体膜が残されるようにすることで、図９および図１０に示すように、貫通配線部９となる導電部が形成される（図２０の工程１０４Ａ）。
図１０は図９のＡ−Ａ線の断面図を示している。なお、図９は平面図であるが図面を見易くするために貫通分離部５および貫通配線部９にハッチングを付した。図９に示すように、貫通配線部９は、例えば平面視で細長い長方形状に形成されている。貫通配線部９は、矩形枠状に形成された貫通分離部５と所定の間隔を空けて分離された状態で、貫通分離部５の枠内に配置されている。すなわち、貫通配線部９は、周囲に所定の寸法を隔てて配置された貫通分離部５に取り囲まれた状態とされている。
なお、本実施形態の半導体装置では、貫通分離部５と貫通配線部９とは別々に形成されているが、一体化されていてもよい。しかし、貫通分離部５と貫通配線部９とが一体化されていると、それらを同一工程で形成しなければならない。このため、貫通分離部５を構成する絶縁膜を形成するための熱酸化処理による素子特性の変動を回避するために貫通分離部５を素子形成の前に形成する場合には、貫通配線部９も素子形成前に形成しなければならない。しかし、貫通配線部９を素子形成前に形成すると、素子特性の劣化や金属汚染を引き起こす可能性が高いという問題が生じる。
これに対して本実施形態では、貫通分離部５と貫通配線部９とを別々に形成でき、ＭＯＳ・ＦＥＴ６および層間絶縁膜８ａを形成した後に貫通配線部９を形成することができるので、素子特性の劣化や金属汚染を引き起こす可能性をより低減することができる。したがって、素子の電気的特性の信頼性を向上させることができる。また、貫通分離部５の深さが貫通配線部９よりも深い場合、あるいは貫通分離部５と貫通配線部９とが同じ深さの場合であって、貫通分離部５と貫通配線部９とが別々に形成され、貫通配線部９が周囲に所定の寸法を隔てて配置された貫通分離部５に取り囲まれた状態とされているので、貫通分離部５によって貫通配線部９が効果的に補強されるものとなる。したがって、本実施形態によれば、貫通分離部５と貫通配線部９とが一体化されている場合と比較して、上下のウエハ１ＷＡ，１ＷＢを貼り合わせる際における貫通配線部９の損傷がより効果的に防止されるものとなる。
また、貫通分離部５内の貫通配線部９の数は１つに限定されるものではなく、例えば１つの貫通分離部５の枠内に複数の貫通配線部９を並べて配置しても良い。また、貫通分離部５の平面形状は、図９に示す例に限定されるものではなく、例えば正方形状等のように他の形状でも良い。
次に、図１１に示すように、基板１ＳＡの主面上に半導体装置の通常の配線形成方法により、層間絶縁膜８ｂ，８ｃ，８ｄ、表面保護膜１０、配線１５ａ，１５ｂ，１５ｃ、プラグ１６ａ，１６ｂ，１６ｃ，１６ｄ、開口部１７、ボンディングパッドＢＰを形成し、多層配線層を形成する（図２０の工程１０５Ａ）。
その後、図１２に示すように、ウエハ１ＷＡの主面上に接着用シート２０を介してガラス支持基板２１を貼り付ける。このようにウエハ１ＷＡの主面にガラス支持基板２１を貼り付けることにより、ウエハ１ＷＡのハンドリングを安定化させることができるとともに、後の薄型化工程後の薄いウエハ１ＷＡの機械的強度を確保することができる。次に、ウエハ１ＷＡに対して薄型化処理を施す（図２０の工程１０７Ａ）。本実施形態のウエハ１ＷＡの薄型化処理は、下記のような第１薄型化処理、第２薄型化処理および第３薄型化処理を有している。
図１３に示す破線は、第１薄型化工程の前の基板１ＳＡを示している。第１薄型化処理では、図１３に示すように、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面（すなわち、基板１ＳＡの裏面）を所望の厚さになるまで研削する。第１薄型化処理は研削で例示されるように機械的な要素による薄型化処理である。第１薄型化処理は、貫通分離部５および貫通配線部９に達しない状態（すなわち、貫通分離部５および貫通配線部９がウエハ１ＷＡの裏面から露出されない状態）で処理を終了する。
その後、第２薄型化処理として、ウエハ１ＷＡの裏面に対して研磨処理を施す。第２薄型化処理は研磨で例示されるようにＣＭＰのような機械的な要素と化学的な要素とを併せ持つ薄型化処理である。第２薄型化処理は、図１３に示すように、貫通分離部５に達し、貫通配線部９に達しない状態（すなわち、貫通分離部５がウエハ１ＷＡの裏面から露出し、貫通配線部９がウエハ１ＷＡの裏面から露出されない状態）で処理を終了する。
第１及び第２薄型化処理を行うことにより、ウエハ薄型化処理の時間の短縮できる。また、第２薄型化処理を行うことにより、第１薄型化処理での研削によってウエハ１ＷＡの裏面に生じたダメージ層を除去しつつ、ウエハ１ＷＡの裏面を滑らかにすることができ、ウエハ１ＷＡの裏面内の化学的な安定性を均一にできる。よって、後のウエハ１ＷＡの裏面部分のエッチング処理（第３薄型化処理）に際して、ウエハ１ＷＡの裏面全面内におけるウエハ１ＷＡの厚さ方向のエッチング除去量を均一にすることができる。
第３薄型化処理では、まず、図１３に示すように、第２薄型化処理工程後のウエハ１ＷＡの裏面を構成する基板１ＳＡ上に、リソグラフィ処理によりレジストパターン５２ａを形成する。レジストパターン５２ａは、ウエハ１ＷＡの裏面を構成する基板１ＳＡ上において、貫通分離部５および貫通配線部９と平面視で重なり合わない領域に形成されており、貫通分離部５および貫通配線部９の形成領域が露出され、補強凸部５２の形成領域が覆われるように形成される。
次に、ウエハ１ＷＡの主面にガラス支持基板２１を固着した状態で、ウエハ１ＷＡの裏面を薬液に浸し、レジストパターン５２ａをエッチングマスクとして、そこから露出する基板１ＳＡをエッチング（ウエットエッチング、ドライエッチングもしくは両方）し、その後、レジストパターン５２ａを除去する。このことにより、図１４に示すように、ウエハ１ＷＡの裏面から貫通配線部９の端部９ｃを露出させて貼り合わせ面から突出する凸状接続部である貫通配線部９を形成するとともに、基板１ＳＡの一部からなる柱状の補強凸部５２を形成する。
図１４は、第３薄型化処理後の上側のウエハ１ＷＡの要部断面図である。図１４に示す破線は第３薄型化処理工程前の基板１ＳＡを示している。図１４に示すように、第３薄型化処理後の上側のウエハ１ＷＡでは、貫通分離部５および貫通配線部９の下部の一部と、補強凸部５２が、貼り合わせ面３０ａである第３薄型化処理後のウエハ１ＷＡの裏面から所望の長さだけ突出している。図１４に示すように、ウエハ１ＷＡの裏面から突出する補強凸部５２の突出長さは、貫通分離部５と同じとされており、貫通配線部９の端部９ｃよりも貼り合わせ後のバンプ２６の厚み分長い長さとされている。なお、ウエハ１ＷＡの裏面から突出する貫通分離部５、貫通配線部９、補強凸部５２の突出長さは、図１４に示す例に限定されるものではなく、上下のウエハ１ＷＡ，１ＷＢの貼り合わせ面３０ａ、３０ｂ間の間隔などを考慮して不都合の無いように決めることができる。
第３薄型化処理により、貫通配線部９は、その側面方向では貫通分離部５により基板１ＳＡとの分離が行われ、貫通配線部９の下部では貫通配線部９が露出されることにより基板１ＳＡとの分離が行われ、完全に基板１ＳＡから電気的に分離される。また、この段階で深い分離溝５ａ、深い導通溝９ａは、基板１ＳＡの主裏面間を貫通する孔になる。
なお、上記の例では、ウエハ１ＷＡの薄型化処理において、第１薄型化処理（研削）、第２薄型化処理（研磨）、第３薄型化処理（エッチング）を順に行う場合について説明したが、例えば第１薄型化処理（研削）または第２薄型化処理（研磨）を行わなくても良い。
このようにして上側のウエハ１ＷＡの製造工程を終了する。
次に、下側のウエハの製造工程を説明する。ここでは、下側のウエハとして、例えば裏面に他のウエハが貼り合わされることがない最下層のウエハの製造工程（図２０における２層目以降の下側ウエハ製造工程）を説明する。最下層のウエハである下側のウエハの製造工程は、上側のウエハ１ＷＡの製造工程（図２０の工程１００Ａ〜１０７Ａ）とほぼ同じである。ここで上側のウエハ１ＷＡの製造工程と異なるのは、最下層のウエハの製造工程においては、図２０に示す多層配線層の形成工程（工程１０５Ｂ）後にバンプ形成工程（工程１０６Ｂ）を行うこと、ウエハ薄型化工程（工程１０７Ａ）、貫通分離部の形成工程（工程１０２Ｂ）、貫通配線部の形成工程（工程１０４Ｂ）を行わないことである。
図１５は図２０の工程１００Ｂから工程１０５Ｂを経てバンプ形成工程１０６Ｂの段階（図２０の工程１０２Ｂ、工程１０４Ｂを行わない）の下側のウエハ（最下層のウエハ）１ＷＢの要部断面図を示している。多層配線層の形成工程１０５Ｂの後、ウエハ１ＷＢの主面上に導体膜をスパッタリング法等により堆積し、これをリソグラフィ処理およびエッチング処理を用いてパターニングすることにより、バンプ下地導体パターン２５を形成する。
続いて、図１６に示すように、貼り合わせ面３０ａである下側のウエハ１ＷＢの主面上に露出するバンプ下地導体パターン２５上に、例えばリフトオフ法、電解メッキ法、印刷法またはボール振り込み法等によりバンプ２６を形成する。バンプ２６は、貼り合わせ面３０ｂから突出された状態で形成される。
このようにして下側のウエハ１ＷＢの製造工程を終了する。
次に、上記のようにして製造された上下のウエハ１ＷＡ，１ＷＢを貼り合わせる（図２０における１層目、２層目の上下ウエハ貼り合わせ工程）。まず、図１７に示すように、図１６に示す下側のウエハ１ＷＢを固定した後、下側のウエハ１ＷＢの主面（貼り合わせ面３０ｂ）上方に、図１４に示す上側のウエハ１ＷＡをその裏面（貼り合わせ面３０ａ）が下側のウエハ１ＷＢの主面に対向した状態となるように配置する。
続いて、下側のウエハ１ＷＢと上側のウエハ１ＷＡとの相対的な位置を合わせる。具体的には、下側のウエハ１ＷＢの主面上のバンプ２６と、それに対応する上側のウエハ１ＷＡの裏面の貫通配線部９との位置を合わせる（図２０の工程２０１）。その後、図１８に示すように、上下のウエハ１ＷＡ，１ＷＢの対向面（貼り合わせ面３０ａ、３０ｂ）を近づけて下側のウエハ１ＷＢと上側のウエハ１ＷＡとを積み重ね、下側のウエハ１ＷＢの主面上のバンプ２６と、上側のウエハ１ＷＡの裏面の貫通配線部９とを接触させて電気的に接続する。これにより、上下のウエハ１ＷＡ，１ＷＢの半導体回路部同士を電気的に接続し、所望の半導体回路を形成する（図２の工程２０２）。
ここで、下側のウエハ１ＷＢの主面上の各バンプ２６は、そのバンプ２６が接続される上側のウエハ１ＷＡの裏面の貫通配線部９の周囲を取り囲む貫通分離部５の枠内に収まっている。
なお、バンプ２６が貫通配線部９に接続されており、貫通分離部５の枠内におさまっていない場合も存在する。この場合には、貼り合わせ面３０ａと貼り合わせ面３０ｂとの間隔をバンプ２６の高さに対して十分広く設定し、ウエハ１ＷＡとバンプ２６とが接触しないようにすればよい。
その後、上下のウエハ１ＷＡ，１ＷＢの対向する貼り合わせ面３０ａ、３０ｂの隙間に絶縁性の接着剤３０を注入する（図２の工程２０３）。その後、上側のウエハ１ＷＡの主面からガラス支持基板２１を剥離し、図１９に示す半導体装置とする。
以上のような工程の後、図１９に示す半導体装置をチップ単位に切断することによりチップを切り出す。このようにして得られたチップは、複数枚のウエハを積み重ねた３次元構成を有している。すなわち、このチップでは、それを構成する各ウエハに形成された半導体回路同士が貫通配線部９およびバンプ２６を通じて電気的に接続されることで、全体として１つの所望の半導体集積回路が形成されている。
本実施形態の半導体装置は、素子の形成された基板１ＳＡ、１ＳＢからなる上下のウエハ１ＷＡ，１ＷＢが貼り合わされてなり、上側のウエハ１ＷＡにおける下側のウエハ１ＷＢと対向する貼り合わせ面３０ａには、貫通配線部９の端部９ｃからなる電気信号接続部が設けられ、下側のウエハ１ＷＢにおける上側のウエハ１ＷＡと対向する貼り合わせ面３０ｂには、バンプ２６からなる電気信号接続部が設けられ、上側のウエハ１ＷＡの貫通配線部９の端部９ｃと、下側のウエハ１ＷＢのバンプ２６とが電気的に接続されることにより所望の半導体回路が形成されている半導体装置である。そして、本実施形態の半導体装置においては、上側のウエハ１ＷＡの貫通配線部９が、基板１ＳＡが露出されている貼り合わせ面３０ａから突出して形成された端部９ｃを有する凸状接続部であり、貼り合わせ面３０ａ上における貫通配線部９の配置されていない領域に、基板１ＳＡと同じ材料からなり、半導体回路と絶縁され、貼り合わされたウエハ１ＷＡ、１ＷＢ間の間隔の寸法と同じ高さで貼り合わせ面３０ａから突出する補強凸部５２が形成されているので、上下のウエハ１ＷＡ，１ＷＢを貼り合わせる際に貫通配線部９およびバンプ２６に負荷される荷重が補強凸部５２にも負荷されるものとなり、貫通配線部９およびバンプ２６に負荷される荷重のばらつきが緩和され、上下のウエハ１ＷＡ，１ＷＢを貼り合わせる際における貫通配線部９およびバンプ２６の損傷が効果的に防止されたものとなる。
また、本実施形態の半導体装置の製造方法は、ウエハ１ＷＡの基板１ＳＡが露出されている貼り合わせ面３０ａに、貼り合わせ面３０ａから突出する貫通配線部９を形成する工程と、貫通配線部９の形成されている貼り合わせ面３０ａ上における貫通配線部９の配置されていない領域に、基板１ＳＡと同じ材料からなり、半導体回路と絶縁され、貼り合わされたウエハ１ＷＡ、１ＷＢ間の間隔の寸法と同じ高さで貼り合わせ面３０ａから突出する補強凸部５２を形成する工程と、上下のウエハ１ＷＡ，１ＷＢを貼り合わせ、上下のウエハ１ＷＡ，１ＷＢの貫通配線部９とバンプ２６とを互いに電気的に接続することにより所望の半導体回路を形成する工程とを有するので、上下のウエハ１ＷＡ，１ＷＢを貼り合わせる際に貫通配線部９およびバンプ２６に負荷される荷重が補強凸部５２にも負荷されることになり、貫通配線部９およびバンプ２６に負荷される荷重のばらつきが緩和される。このため、本実施形態によれば、上下のウエハ１ＷＡ，１ＷＢを貼り合わせる際に発生する貫通配線部９およびバンプ２６の損傷を効果的に防止でき、信頼性に優れ、安定した性能を有する半導体装置が実現できる。
また、本実施形態の半導体装置の製造方法は、貫通配線部９を形成する工程および補強凸部５２を形成する工程が、基板１ＳＡの主面に溝を形成し、溝に導体膜を埋め込むことにより、貫通配線部９となる導電部を形成する工程と、基板１ＳＡを裏面から選択的にエッチングすることにより、貫通配線部９となる導電部の一部を露出させて貼り合わせ面３０ａから突出する貫通配線部９を形成するとともに、基板１ＳＡの一部からなる柱状の補強凸部５２を形成する工程とを有しているので、貫通配線部９を形成すると同時に補強凸部５２を形成することができる。したがって、本実施形態の半導体装置の製造方法によれば、補強凸部５２と貫通配線部９とを別々に形成する場合と比較して効率よく製造できる。
なお、本発明は、上述した例にのみ限定されるものではない。例えば、図１９に示す例では、２枚のウエハ１ＷＡ，１ＷＢを貼り合わせた半導体装置を例に挙げて説明したが、貼り合わされるウエハの数は複数枚であればよく、３以上であってもよい。図２１は、本発明の半導体装置の他の例を示した要部断面図である。図２１に示す半導体装置は、３層の基板１ＳＡ，１ＳＢ，１ＳＣが積層された多層積み重ね構成の３次元半導体装置である。なお、図２１に示す半導体装置において、図１９と同じ部材については、同じ符号を付し、説明を省略する。
次に、図２０を用いて、図２１に示す半導体装置の製造工程の一例を説明する。まず、図３〜図１４で説明したようにして最上層のウエハ１ＷＡを用意する。また、図１５および図１６で説明したようにして最下層のウエハ１ＷＢを用意する。
さらに、図２０の工程１００Ｂ〜１０６Ｂを経て中間層のウエハ１ＷＣを用意する。この中間層のウエハ１ＷＣには、最上層のウエハ１ＷＡと同様に、貫通分離部５、貫通配線部９、補強凸部５２が形成されている。中間層のウエハ１ＷＣが最上層のウエハ１ＷＡと異なるのは、中間層のウエハ１ＷＣの主面上にバンプ下地導体パターン２５とバンプ２６とが形成されていることである。なお、この段階での中間層のウエハ１ＷＣは、上記の第１〜第３薄型化処理が施されておらず厚いままとされている。
続いて、図１７および図１８で説明したのと同様にして２枚のウエハ１ＷＡ，１ＷＣを重ね合わせ、ウエハ１ＷＡ，１ＷＣの間に接着剤３０を注入して貼り合わせる（図２０における３層目以降の上下ウエハ貼り合わせ工程）。この際、中間層のウエハ１ＷＣは厚いままなので、ウエハ１ＷＣのハンドリングを安定かつ容易に行うことができる。
その後、上側の最上層のウエハ１ＷＡの主面にガラス支持基板２１を貼り合わせたままの状態で、下側の中間層のウエハ１ＷＣを裏面側から図１３および図１４で説明したのと同様の薄型化処理により薄型化する（図２０の中央の工程１０７Ａ）。これにより、下側の中間層のウエハ１ＷＣの裏面（貼り合わせ面３０ａ）から貫通分離部５および貫通配線部９を露出（突出）させるとともに、補強凸部５２を形成（突出）する。中間層のウエハ１ＷＣの薄型化は、２枚のウエハ１ＷＡ，１ＷＣを貼り合わせたままの状態で行うので、薄型化処理時におけるウエハ１ＷＣの機械的強度を確保でき、ウエハ１ＷＣのハンドリングの安定性を向上させることができる。
その後、上側の最上層のウエハ１ＷＡの主面にガラス支持基板２１を貼り合わせたままの状態で、上記図１７および図１８で説明したのと同様にして、中間層のウエハ１ＷＣと最下層のウエハ１ＷＢとを重ね合わせ、ウエハ１ＷＣ，１ＷＢ間に接着剤３０を注入して貼り合わせる（図２０の中央下段の工程２０１〜２０３）。これ以降は、上記と同じなので説明を省略する。４層以上のウエハを貼り合わせる場合は、中間層のウエハ１ＷＣで行った工程とウエハの貼り合わせ工程とを繰り返せば良い。
図２１に示す半導体装置においては、貫通配線部９が、基板１ＳＡが露出されている貼り合わせ面３０ａから突出して形成された凸状接続部であり、貼り合わせ面３０ａ上における貫通配線部９の配置されていない領域に、基板１ＳＡと同じ材料からなり、半導体回路と絶縁され、貼り合わされたウエハ間の間隔の寸法と同じ高さで貼り合わせ面３０ａから突出する補強凸部５２が形成されているので、ウエハ１ＷＡ，１ＷＣ，１ＷＢを貼り合わせる際に貫通配線部９およびバンプ２６に負荷される荷重が補強凸部５２にも負荷されるものとなり、貫通配線部９およびバンプ２６に負荷される荷重のばらつきが緩和され、ウエハ１ＷＡ，１ＷＣ，１ＷＢを貼り合わせる際における貫通配線部９およびバンプ２６の損傷が効果的に防止されたものとなる。したがって、信頼性に優れ、安定した性能を有する半導体装置が実現できる。
図１（ａ）〜図１（ｄ）は、貼り合わせ面における凸状接続部の配置の例を示した平面図であって、特に損傷が生じやすい凸状接続部の配置を説明するための図である。 図２（ａ）〜図２（ｄ）は、本発明の半導体装置の一部を拡大して補強凸部と凸状接続部のみを示した概略平面図であり、貼り合わせ面における補強凸部と凸状接続部の配置の例を示した平面図である。 上側のウエハの製造工程中の要部断面図である。 図３に続く上側のウエハの製造工程中の要部断面図である。 図４に続く上側のウエハの製造工程中の要部平面図である。 図５のＡ−Ａ線の断面図である。 図５および図６に続く上側のウエハの製造工程中の要部断面図である。 図７に続く上側のウエハの製造工程中の要部断面図である。 図８に続く上側のウエハの製造工程中の要部平面図である。 図９のＡ−Ａ線の断面図である。 図９および図１０に続く上側のウエハの製造工程中の要部断面図である。 図１１に続く上側のウエハの製造工程中の要部断面図である。 図１２に続く第１薄型化工程後の上側のウエハの要部断面図である。 図１３に続く第２薄型化工程後の上側のウエハの要部断面図である。 バンプ形成工程の段階の下側のウエハの要部断面図である。 図１５に続く下側のウエハの製造工程中の要部断面図である。 上下ウエハの貼り合わせ工程中の要部断面図である。 図１７に続く上下ウエハの貼り合わせ工程中の要部断面図である。 図１９は、本発明の半導体装置の一例を示した要部断面図である。 図２０は、図１９に示す半導体装置の製造工程を説明するためのフロー図である。 図２１は、本発明の半導体装置の他の例を示した要部断面図である。
符号の説明
１ＷＡ，１ＷＢ、１ＷＣ…ウエハ、１ＳＡ，１ＳＢ，１ＳＣ…基板、２…分離部、２ａ…分離溝、２ｂ、３、７…絶縁膜、５…貫通分離部、５ａ…深い分離溝、６…ＭＯＳ・ＦＥＴ（素子）、８ａ、８ｂ，８ｃ，８ｄ…層間絶縁膜、９…貫通配線部（電気信号接続部、凸状接続部）、９ａ…深い導通溝、９ｃ…端部、１０…表面保護膜、１５ａ，１５ｂ，１５ｃ…配線、１６ａ，１６ｂ，１６ｃ，１６ｄ…プラグ、１７…開口部、２０…接着用シート、２１…ガラス支持基板、２５…バンプ下地導体パターン、２６…バンプ（電気信号接続部）、３０…接着剤、ＲＡ，ＲＢ…レジストパターン、５１ａ、５１ｂ、５１ｃ、５１ｅ、５１ｇ…凸状接続部、５１ｄ…凸状接続部群、５１ｆ…凸状接続部集団、３０ａ、３０ｂ…貼り合わせ面、５２…補強凸部。

Claims (5)

  1. 素子の形成された基板からなる複数枚のウエハが貼り合わされてなり、各ウエハにおける別のウエハとの貼り合わせ面には電気信号接続部が設けられ、前記電気信号接続部と、対向する別のウエハに設けられた前記電気信号接続部とが電気的に接続されることにより所望の半導体回路が形成されている半導体装置において、
    対向する電気信号接続部同士のうちの少なくとも一方が、前記基板が露出されている前記貼り合わせ面から突出して形成された凸状接続部であり、前記凸状接続部の形成されている前記貼り合わせ面上における前記電気信号接続部の配置されていない領域に、前記基板と同じ材料からなり、前記半導体回路と絶縁され、貼り合わされた前記ウエハ間の間隔の寸法と同じ高さで前記貼り合わせ面から突出する補強凸部が形成され、
    前記凸状接続部のうちの少なくとも一部が、前記ウエハの一方の面と他方の面とを導通させる貫通配線部の端部であることを特徴とする半導体装置。
  2. 前記補強凸部が、１つの前記凸状接続部を取り囲むように複数配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 複数の前記凸状接続部が隣接して配置された凸状接続部群が形成され、
    前記補強凸部が、前記凸状接続部群を取り囲むように複数配置されていることを特徴とする請求項１に記載の半導体装置。
  4. 複数の前記凸状接続部が隣接して配置された凸状接続部群が２個以上形成されることにより、隣接する２個以上の前記凸状接続部群からなる凸状接続部集団が形成され、
    前記補強凸部が、前記凸状接続部集団を取り囲むように複数配置されていることを特徴とする請求項１に記載の半導体装置。
  5. 請求項１〜請求項４のいずれかに半導体装置の製造方法であって、
    前記複数枚のウエハのうちの少なくとも１つのウエハの前記基板が露出されている貼り合わせ面に、前記貼り合わせ面から突出する凸状接続部を形成する工程と、
    前記凸状接続部の形成されている前記貼り合わせ面上における前記電気信号接続部の配置されていない領域に、前記基板と同じ材料からなり、前記半導体回路と絶縁され、貼り合わされる前記ウエハ間の間隔の寸法と同じ高さで前記貼り合わせ面から突出する補強凸部を形成する工程と、
    前記複数枚のウエハを貼り合わせ、各ウエハの電気信号接続部同士を互いに電気的に接続することにより所望の半導体回路を形成する工程とを有し、
    前記凸状接続部を形成する工程および前記補強凸部を形成する工程が、
    前記基板の一方の面に溝を形成し、前記溝に導体膜を埋め込むことにより、前記凸状接続部となる導電部を形成する工程と、
    前記基板を他方の面から選択的にエッチングすることにより、前記凸状接続部となる導電部の一部を露出させて貼り合わせ面から突出する前記凸状接続部を形成するとともに、前記基板の一部からなる柱状の補強凸部を形成する工程とを有していることを特徴とする半導体装置の製造方法。
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