JP4875622B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、３次元構造の半導体装置の製造方法および半導体装置技術に適用して有効な技術に関するものである。
３次元構造の半導体装置は、半導体活性層を多層に積み重ねた構造に３次元的に半導体素子を集積化することにより、２次元構造の半導体装置が直面する種々の障壁、例えばリソグラフィ技術の限界、配線抵抗の増大や寄生効果による動作速度の飽和傾向、素子寸法の微細化による高電界効果等を回避し、集積度の向上を維持する有力な構造として注目されている。
３次元構造の半導体装置については、例えば特開平１１−２６１０００号公報（特許文献１）または特開２００２−３３４９６７号公報（特許文献２）に記載があり、半導体素子が形成された半導体基板を貼り合わせることにより３次元構造の半導体装置を製造する方法が開示されている。また、これらの文献には、所望の半導体基板の主裏面間を貫通する溝内に垂直相互接続体または埋込接続電極と称する貫通電極を形成し、半導体基板の主裏面間を導通可能なようにする構成が開示されている。
特開平１１−２６１０００号公報 特開２００２−３３４９６７号公報
一般に、半導体装置の製造工程では、下層の配線と上層の配線（または配線と半導体基板）とを電気的に接続する接続孔の電気抵抗を低減する方法として、径の小さな正方形の接続孔を近接して多数配置する方法が採用されている。
しかし、複数枚のチップあるいはウエハを積層して貼り合わせた３次元構造の半導体装置の製造工程では、ウエハにアスペクト比が２０〜３０程度の深い導電溝を形成してその内部に上下のチップ間を接続する導電膜を埋め込まなければならない。
このような深い導電溝形成プロセスは、既存のＬＳＩプロセスと融合させる場合、その影響を小さくすることが必要である。その影響とは、ＬＳｉ加工プロセス（平坦性、接続孔（Ｖｉａ）加工性等）とデバイスへの影響（熱負荷、ストレス等）である。そのために、深い導電溝の平面パターン及び断面構造の検討が最重要課題となる。
そこで、本発明の目的は、３次元構造の半導体装置の素子特性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体ウエハの第１面に半導体ウエハの厚さ方向に延びる第１分離部と、前記第１面から前記半導体ウエハの厚さ方向に前記第１分離部より深い位置まで延びる第２分離部を有する構造を持ち、前記第１分離部の上面から前記半導体ウエハの厚さ方向に延びる第１溝を形成する工程を有する半導体装置の製造方法において、前記第１溝の内面に熱酸化法により第１絶縁膜を形成する工程と、前記第１溝の内部に前記第１絶縁膜を介して埋込膜を充填する工程と、前記第１溝内の前記埋込膜の上面が前記第１分離部の上面よりも低く窪むように前記埋込膜の上部を除去する工程と、前記埋込膜の上部を除去することで形成された窪みに第２絶縁膜を埋め込む工程とを有するものである。
また、本発明は、所望の半導体基板の第１面に形成され、集積回路を構成する素子と、
前記所望の半導体基板の第１面から第２面に貫通して設けられ、複数枚の半導体基板の集積回路同士を電気的に接続する貫通電極と、前記所望の半導体基板の第１面の面内において、前記貫通電極から離間した位置に前記貫通電極を取り囲むように設けられ、前記所望の半導体基板の第１面から第２面に貫通して設けられた貫通分離部とを有するパターンにおいて、前記貫通電極が配置される領域が活性領域とされているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、３次元構造の半導体装置の素子特性を向上させることができる。
本発明の一実施の形態である半導体装置の製造工程中における複数枚の半導体ウエハの各々の全体斜視図である。 図１の複数枚の半導体ウエハの各々の半導体チップの要部断面図である。 図１の半導体ウエハの半導体チップの形成工程のフロー図である。 分離部形成工程後の半導体ウエハの主面の要部平面図である。 図４のＸ１−Ｘ１線の断面図である。 図５に続く製造工程中の半導体ウエハの図４のＸ１−Ｘ１線に相当する箇所の断面図である。 図６に続く分離溝形成工程後の半導体ウエハの主面の要部平面図である。 図７のＸ１−Ｘ１線の断面図である。 図８に続く熱酸化膜形成工程後の半導体ウエハの図７のＸ１−Ｘ１線に相当する箇所の断面図である。 図９に続く埋込膜の堆積工程後の半導体ウエハの図７のＸ１−Ｘ１線に相当する箇所の断面図である。 図１０に続く埋込膜のエッチバック工程後の半導体ウエハの図７のＸ１−Ｘ１線に相当する箇所の断面図である。 図１１に続くキャップ絶縁膜堆積工程後の半導体ウエハの図７のＸ１−Ｘ１線に相当する箇所の断面図である。 図１２に続くキャップ絶縁膜形成工程後の半導体ウエハの図７のＸ１−Ｘ１線に相当する箇所の断面図である。 図１３に続くキャップ絶縁膜形成工程後の半導体ウエハの図７のＸ１−Ｘ１線に相当する箇所の断面図である。 図１４に続く絶縁トレンチ部形成工程後の半導体ウエハの要部平面図である。 図１５のＸ１−Ｘ１線の断面図である。 図１６に続くウエル形成工程後の半導体ウエハの図１５のＸ１−Ｘ１線に相当する箇所の断面図である。 図１７に続くゲート絶縁膜およびゲート電極形成工程後の半導体ウエハの主面の要部平面図である。 図１８のＸ１−Ｘ１線の断面図である。 図１９に続くソース・ドレイン形成工程後の半導体ウエハの図１８のＸ１−Ｘ１線の断面図である。 図２０に続く層間絶縁膜堆積工程後の半導体ウエハの図１８のＸ１−Ｘ１線に相当する箇所の断面図である。 図２１に続く導通溝形成工程中の半導体ウエハの図１８のＸ１−Ｘ１線に相当する箇所の断面図である。 図２２に続く導通溝形成工程後の半導体ウエハの図１８のＸ１−Ｘ１線に相当する箇所の断面図である。 図２３に続く導体膜堆積工程後の半導体ウエハの図１８のＸ１−Ｘ１線に相当する箇所の断面図である。 図２４に続く導通トレンチ形成工程後の半導体ウエハの主面の要部平面図である。 図２５のＸ１−Ｘ１線の断面図である。 図２６に続くプラグ形成工程中の半導体ウエハの図２５のＸ１−Ｘ１線に相当する箇所の断面図である。 図２７に続くプラグ形成工程中の半導体ウエハの図２５のＸ１−Ｘ１線に相当する箇所の断面図である。 図２８に続くプラグ形成工程中の半導体ウエハの図２５のＸ１−Ｘ１線に相当する箇所の断面図である。 図２９に続くプラグ形成工程後の半導体ウエハの主面の要部平面図である。 図３０のＸ１−Ｘ１線の断面図である。 図３０の導通トレンチ部の拡大平面図である。 図３２のＸ２−Ｘ２線の要部拡大断面図である。 図３１に続く配線層形成工程中の半導体ウエハの図３０のＸ１−Ｘ１線に相当する箇所の断面図である。 図３４に続く配線層形成工程中の半導体ウエハの図３０のＸ１−Ｘ１線に相当する箇所の断面図である。 図３５に続く配線層形成工程中の半導体ウエハの図３０のＸ１−Ｘ１線に相当する箇所の断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本実施の形態の半導体装置の製造方法を図１および図２によって説明する。図１は本実施の形態の半導体装置の製造工程中における複数枚の半導体ウエハの各々の全体斜視図、図２は図１の複数枚の半導体ウエハのうちの所望の半導体ウエハの半導体チップの要部断面図を示している。
まず、図１に示すように、厚さ方向に沿って互いに反対側に位置する主面（第１面）および裏面（第２面）を有する複数枚の半導体ウエハ（以下、単にウエハという）１ＷＡ，１ＷＢ，１ＷＣを用意する。続いて、各ウエハ１ＷＡ，１ＷＢ，１ＷＣの主面に複数の半導体チップ（以下、単にチップという）１ＣＡ，１ＣＢ，１ＣＣを形成する。各ウエハ１ＷＡ，１ＷＢ，１ＷＣは、例えばシリコン（Ｓｉ）単結晶を主材料とする平面略円形状の半導体薄板からなる。本実施の形態では、これら複数枚のウエハ１ＷＡ，１ＷＢ，１ＷＣを後述するように貼り合わせることで３次元構造の半導体装置を実現する。ウエハ１ＷＡは最上段のウエハを、ウエハ１ＷＢは中段のウエハを、ウエハ１ＷＣは最下段のウエハをそれぞれ示している。
上記複数のチップ１ＣＡ，１ＣＢ，１ＣＣは、ウエハ１ＷＡ，１ＷＢ，１ＷＣの主面内に左右上下方向に沿って行列状に規則的に並んで配置されている。各ウエハ１ＷＡ，１ＷＢ，１ＷＣの各チップ１ＣＡ，１ＣＢ，１ＣＣには、ウエハプロセスを経ることで、例えば論理回路やメモリ回路等のような集積回路が形成されている。ウエハプロセスは、前工程とも呼ばれ、成膜工程、リソグラフィ工程、エッチング工程および不純物添加工程等を有している。各ウエハ１ＷＡ，１ＷＢ，１ＷＣのチップ１ＣＡ，１ＣＢ，１ＣＣは、その平面の寸法、形状および配置座標が互いに同一になるように形成されている。
各ウエハ１ＷＡ，１ＷＢ，１ＷＣは、図２に示すように、半導体基板（以下、単に基板という）１Ｓを有している。この基板１Ｓは、例えばｐ型のシリコン単結晶からなり、その厚さ方向に沿って互いに反対側に位置する主面（すなわち、ウエハ１ＷＡ，１ＷＢ，１ＷＣの主面であり第１面）および裏面（すなわち、ウエハ１ＷＡ，１ＷＢ，１ＷＣの裏面であり第２面）を有している。
各ウエハ１ＷＡ，１ＷＢ，１ＷＣの各基板１Ｓの主面には、例えばＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離部（トレンチアイソレーション部）２が形成されている。この溝型の分離部２は、各基板１Ｓの主面に掘られた溝内に、例えば酸化シリコン等のような絶縁膜が埋め込まれることで形成されており、この分離部２によって各基板１Ｓの主面に活性領域Ｌおよびダミー活性領域ＤＬが規定されている。
ウエハ１ＷＡ，１ＷＢ，１ＷＣの各基板１Ｓの主面において上記分離部２に囲まれた活性領域Ｌには、上記集積回路を構成する集積回路素子（以下、単に素子という）が形成されている。ここでは、素子として、例えばＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑが例示されている。この素子の例としては、ＭＩＳ・ＦＥＴの他に、バイポーラトランジスタやダイオード等のような能動素子がある。また、上記素子の他の例としては、抵抗（基板１Ｓに不純物が添加されることで形成される拡散抵抗や基板１Ｓ上に形成された多結晶シリコンのパターンで構成される抵抗）、キャパシタおよびインダクタ等のような受動素子がある。
上記ＭＩＳ・ＦＥＴＱは、ソースおよびドレイン用の半導体領域３と、ゲート絶縁膜４と、ゲート電極５とを有している。ソースおよびドレイン用の半導体領域３は、基板１Ｓに所望の不純物（ｎチャネル型のＭＩＳ・ＦＥＴＱであれば、例えばリン（Ｐ）またはヒ素（Ａｓ）、ｐチャネル型のＭＩＳ・ＦＥＴＱであればホウ素（Ｂ））が添加されることで形成されている。ゲート絶縁膜４は、例えば酸化シリコンからなり、各基板１Ｓの主面上に形成されている。ゲート電極５は、例えば低抵抗な多結晶シリコンからなり、ゲート絶縁膜４上に形成されている。ゲート電極５の側面には、例えば酸化シリコンからなるサイドウォール６が形成されている。このＭＩＳ・ＦＥＴＱは、各基板１Ｓの主面上に堆積された層間絶縁膜７ａによって覆われている。なお、ｎチャネル型のＭＩＳ・ＦＥＴとｐチャネル型のＭＩＳ・ＦＥＴとを形成することでＣＭＩＳ（Complimentary MIS）回路を形成しても良い。
また、素子が形成されていない他の活性領域Ｌには貫通電極８が配置されている。貫通電極８の配置領域に分離部２を配置しない理由は、貫通電極８の配置領域に分離部２を設けると、その領域に大面積の分離部２が形成される結果、分離部２を化学的機械的研磨法（Chemical Mechanical Polishing：以下、単にＣＭＰという）で形成する際に、上記大面積の分離部２の平面のほぼ中央が、いわゆるエロージョンにより周囲よりも窪み、基板１Ｓの主面の平坦性が損なわれてしまうからである。また、貫通電極８の形成領域に分離部２が存在すると貫通孔９の形成時に分離部２の一部もエッチング除去しなければならず孔開け処理が難しいからである。
このような貫通電極８は、例えば主導体膜（導体部）と、その側面および底面を覆うように形成されたバリア導体膜（導体部）とを有している。主導体膜は、例えばタングステン（Ｗ）等のような高融点金属膜からなり、バリア導体膜は、例えば窒化チタン（ＴｉＮ）等のような高融点金属窒化膜からなる。バリア導体膜は、上記貫通孔９の内壁面を通じて基板１ＳＡ，１ＳＢに直接接触されている。バリア導体膜は、貫通電極８と基板１Ｓとの接触部における主導体膜の材料と基板１ＳのＳｉとの反応や基板１Ｓのシリコンが主導体膜側に拡散してしまうのを抑制する機能を有している。
貫通分離部１０を活性領域Ｌに配置しない理由は、貫通分離部１０を活性領域Ｌに形成すると、貫通分離部１０と基板１Ｓとの材料の違いにより、半導体装置の製造工程中の洗浄処理やエッチング処理により貫通分離部１０の上部が基板１Ｓの主面から突出してしまったり、窪んでしまったりする結果、基板１Ｓの主面の平坦性が損なわれるからである。
このような貫通分離部１０は、埋込膜１２と、その側面および底面を覆うように形成された絶縁膜１３と、埋込膜１２の上面を覆うように形成されたキャップ絶縁膜１４とを有している。
埋込膜１２は、例えば意図的には不純物が添加されていない多結晶シリコン等のような真性半導体膜からなる。埋込膜１２の厚さ（体積）は絶縁膜１３よりも厚く（大きく）なっている。貫通孔１１内を熱酸化膜のみで埋め尽くそうとすると、貫通分離部１０の中央（貫通孔１１の内周から中央に向かって成長した熱酸化膜の合わせ目）に「す」が形成される結果、基板１Ｓの主面の平坦性を損なう場合がある。また、上記熱酸化膜の形成後にＣＶＤ酸化膜で貫通孔１１を埋め込むようにした場合でも、貫通孔１１内に埋め込まれた絶縁膜と基板１Ｓとの熱膨張係数の差に起因して貫通分離部１０部分に応力が加わり、基板１Ｓに微細な結晶欠陥等が生じる結果、基板１Ｓに形成された上記素子の電気的特性が劣化する場合がある。そこで、本実施の形態では、熱酸化膜形成後の貫通孔１１内に、段差被覆性の良い多結晶シリコン膜をＣＶＤ法等により埋め込む。これにより、貫通分離部１０の中央に「す」が形成されるのを抑制または防止することができるので、基板１Ｓの主面の平坦性を確保できる。また、埋込膜１２を基板１Ｓと同じシリコンによって形成することにより、埋込膜１２と基板１Ｓとの熱膨張係数を等しくまたはほぼ等しくすることができるので、貫通分離部１０で生じる熱応力を低減することができる。これにより、貫通分離部１０の部分で基板１Ｓに結晶欠陥等が生じるのを抑制または防止することができるので、基板１Ｓに形成された上記素子の電気的特性の劣化を抑制または防止することができる。
上記絶縁膜１３は、例えば酸化シリコン（ＳｉＯ２）等からなり熱酸化法等によって形成されている。すなわち、絶縁膜１３をＣＶＤ酸化膜よりも欠陥が少なくて絶縁性の高い熱酸化膜によって形成することにより、貫通分離部１０の分離能力を向上させることができる。すなわち、貫通電極８を周囲の基板１Ｓ部分から分離する能力を向上させることができる。ただし、絶縁膜１３を熱酸化膜とＣＶＤ酸化膜との積層膜で形成しても良い。これにより、貫通孔１１内における絶縁膜１３の被覆性を向上させることができる。
上記キャップ絶縁膜１４は、上記埋込膜１２の上面を覆う部材である。キャップ絶縁膜１４の上面は、貫通分離部１０の上面を形成しており、上記溝型の分離部２の上面と一致またはほぼ一致している。キャップ絶縁膜１４は、例えば酸化シリコンからなり、特に分離部２を構成する絶縁膜と同一またはほぼ同一範囲のエッチングレートを持つ絶縁材料によって形成されている。これにより、基板１Ｓの主面の平坦性を確保することができる。すなわち、分離部２とキャップ絶縁膜１４とのエッチングレートの差が大きいと、半導体装置の製造工程中の洗浄処理やエッチング処理時に分離部２とキャップ絶縁膜１４とでエッチング量に差が生じる結果、キャップ絶縁膜１４の上面高さが分離部２の上面高さよりも高くまたは低くなり、基板１Ｓの主面に凹凸が形成されてしまう場合がある。基板１Ｓの主面上に凹凸があるとその上層に形成される配線が断線したり、所望のパターンの転写時に露光不良が生じたり、配線の電気的特性が変動したりする等、種々の不具合が生じる場合がある。これに対して、本実施の形態のように、分離部２を構成する絶縁膜とキャップ絶縁膜１４とのエッチングレートを同一またはほぼ同一範囲とすることにより、半導体装置の製造工程中の洗浄処理やエッチング処理時に分離部２とキャップ絶縁膜１４とが同じ量またはほぼ同じ量だけエッチングされるようにすることができるので、分離部２の上面の平坦性を確保できる。すなわち、基板１Ｓの主面の平坦性を確保することができるので、配線の断線不良、露光不良あるいは配線層の電気的特性の変動等のような種々の不具合を抑制または防止することができる。
このように本実施の形態では、貫通電極８と貫通分離部１０とを分離したことにより、後述のように貫通電極８と貫通分離部１０とを別々に形成することができる。これにより、後述のように貫通電極８と貫通分離部１０とを各々に適した工程において形成することができる。また、貫通電極８と貫通分離部１０とを分けたことにより、貫通電極８および貫通分離部１０に要求される各々の機能がより発揮されるように各々を形成することができる。
上記各ウエハ１ＷＡ，１ＷＢ，１ＷＣの各基板１Ｓの主面上には、配線層が形成されている。ここでは、各ウエハ１ＷＡ，１ＷＢ，１ＷＣに３層配線構成が形成されている場合が例示されているが、これに限定されるものではなく、例えば１層配線構成、２層配線構成、４層配線構成あるいは４層以上の配線構成が形成されていても良い。また、各ウエハ１ＷＡ，１ＷＢ，１ＷＣ毎に配線層数が異なるようにしても良い。
各ウエハ１ＷＡ，１ＷＢ，１ＷＣの配線層は、層間絶縁膜７ａ〜７ｄと、プラグ１８ａ〜１８ｄと、配線１９ａ〜１９ｃと、保護膜２０とを有している。層間絶縁膜７ａ〜７ｄは、例えば酸化シリコンからなり、上記プラグ１８ａ〜１８ｄおよび上記配線１９ａ〜１９ｃは、例えばタングステン、アルミニウム（Ａｌ）または銅（Ｃｕ）等のような金属膜からなる。
各ウエハ１ＷＡ，１ＷＢ，１ＷＣにおいて層間絶縁膜７ｂ上には、第１層目の配線１９ａが形成されている。各ウエハ１ＷＡ，１ＷＢ，１ＷＣにおいて第１層目の配線１９ａはプラグ１８ａを通じて上記ＭＩＳ・ＦＥＴＱに電気的に接続されている（ここでは配線１９ａがＭＩＳ・ＦＥＴＱのゲート電極５に電気的に接続されている場合が例示されている）。また、最上段および中段のウエハ１ＷＡ，１ＷＢにおいて第１層目の配線１９ａはプラグ１８ｂを通じて上記貫通電極８に電気的に接続されている。このプラグ１８ｂは、貫通電極８の上面中央（シーム部、プラグ形成用の導体膜の合わせ目）を避けて配置されている。これは、貫通電極８とプラグ１８ｂとの接続性を向上させるためである。これについては後述する。
このようなウエハ１ＷＡ，１ＷＢ，１ＷＣの貼り合わせ工程では、例えば次のようにする。まず、ウエハ１ＷＡの裏面の上記貫通電極８の端部にバンプ電極を形成する。続いて、ウエハ１ＷＡと、その下層に張り合わされるウエハ１ＷＢとの位置を合わせ、ウエハ１ＷＡとウエハ１ＷＢとをウエハ１ＷＡの裏面のバンプ電極を介して接続することによりウエハ１ＷＡ，１ＷＢを貼り合わせる。このような手順を繰り返すことにより、複数枚のウエハ１ＷＡ，１ＷＢ，１ＷＣを積み重ねる。
次に、上記各ウエハ１ＷＡ，１ＷＢ，１ＷＣのチップ１ＣＡ，１ＣＢ，１ＣＣの形成方法を図３の工程フローに沿って説明する。なお、ここでは中段のウエハ１ＷＢのチップ１ＣＢの形成方法を例示する。
まず、ウエハ１ＷＢの主面に上記溝型の分離部（第１分離部）２を形成する（図３の工程１０１）。図４は溝型の分離部２の形成工程後のウエハ１ＷＢの主面の要部平面図、図５は図４のＸ１−Ｘ１線の断面図を示している。
ここでは、まず、例えばｐ型のシリコン（Ｓｉ）単結晶からなる基板１Ｓを持つウエハ１ＷＢの主面上に、例えば酸化シリコンからなるパッド絶縁膜３５を熱酸化法等によって形成する。続いて、その絶縁膜３５上に、例えば窒化シリコン（Ｓｉ３Ｎ４等）からなる絶縁膜をＣＶＤ法等によって堆積した後、その上に、フォトレジスト膜の塗布、露光および現像等のような一連の処理（以下、フォトリソグラフィという）を施してフォトレジストパターン（以下、単にレジストパターンという）を形成し、さらにそのレジストパターンをエッチングマスクとしてそこから露出する絶縁膜部分を除去することにより上記窒化シリコン等からなる絶縁膜３６のパターンを形成する。絶縁膜３６のパターンは、分離部２の形成領域が露出され、活性領域Ｌおよびダミー活性領域ＤＬの形成領域が覆われるように形成されている。
次いで、上記絶縁膜３６をエッチングマスクとして、そこから露出される基板１Ｓをエッチングすることにより基板１Ｓの主面に分離溝２ａを形成する。分離溝２ａは、基板１Ｓの主面から基板１Ｓの厚さ方向（基板１Ｓの主面に直交する方向）の途中の第１位置まで延びるように形成されている。続いて、上記分離溝２ａを埋め込むように、ウエハ１ＷＢの主面上に、例えばオゾン（Ｏ３）とＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスとの混合ガスを用いたＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜を堆積した後、その絶縁膜をＣＭＰ法等によって研磨する。この研磨処理では、分離溝２ａの外部の余分な絶縁膜を除去し、分離溝２ａ内のみに絶縁膜２ｂを埋め込む。これにより、溝型の分離部２を形成するとともに、この分離部２によって規定される活性領域Ｌおよびダミー活性領域ＤＬを形成する。その後、絶縁膜３６をエッチング除去する。
活性領域Ｌは、上記素子や貫通電極８が配置される領域である。ダミー活性領域ＤＬは、素子や貫通電極８を配置するために設けられているわけではなく、分離部２の平面積を低減するために設けられている。すなわち、ダミー活性領域ＤＬは、上記分離部２の形成のための上記ＣＭＰ処理の際に、平面積が広い分離部２が存在すると、その分離部２（絶縁膜２ｂ）の上面中央が、いわゆるエロージョンにより窪んでしまうので、それを抑制または防止するために設けられている。したがって、ダミー活性領域ＤＬは、分離部２の平面積が広くなってしまう箇所に設けられている。これにより、この段階での基板１Ｓの主面の平坦性を確保できる。特に本実施の形態では、上記のように貫通電極８の周囲に貫通分離部１０を設けるが、上記貫通分離部１０の配置を考慮すると貫通電極８の周囲の分離部２の平面積が広くなり窪み易い。そこで、本実施の形態では、貫通電極８の周囲（あるいは異なる貫通電極８を配置する活性領域Ｌの隣接間）や貫通電極８を配置する活性領域Ｌと素子を配置する活性領域Ｌとの間に複数のダミー活性領域ＤＬが配置されている。これにより、貫通電極８の周囲で分離部２の上面に窪みが生じるのを抑制または防止できる。なお、個々のダミー活性領域ＤＬの平面パターンは、活性領域Ｌよりも小さな平面矩形状のパターンとされている。
次に、絶縁トレンチ部の形成工程に移行する（図３の工程１０２）。以下、この絶縁トレンチ部の形成方法を図６〜図１６により説明する。図６は図５に続く製造工程中のウエハ１ＷＢの図４のＸ１−Ｘ１線に相当する箇所の断面図、図７は図６に続く分離溝形成工程後のウエハ１ＷＢの主面の要部平面図、図８は図７のＸ１−Ｘ１線の断面図を示している。
まず、図６に示すように、ウエハ１ＷＢの主面上に、例えば窒化シリコンからなる絶縁膜３８をＣＶＤ法等によって堆積した後、その絶縁膜３８上にレジストパターン３９ａをフォトリソグラフィ技術により形成する。レジストパターン３９ａは、絶縁トレンチ部（貫通分離部１０）の形成領域が露出され、それ以外の領域が覆われるようにパターン形成されている。
続いて、図７および図８に示すように、レジストパターン３９ａをエッチングマスクとして、そこから露出する絶縁膜３８、分離部２の絶縁膜２ｂおよび基板１Ｓを順にエッチング除去することにより、基板１Ｓの主面に分離溝（第１溝）１１ａを形成する。この分離溝１１ａは、上記貫通孔１１を形成することになる溝であり、基板１Ｓの主面から基板１Ｓの厚さ方向の途中の位置であって上記第１位置（分離溝２ａの深さ）よりも深い第２位置まで延びるように形成されている。
なお、レジストパターン３９ａで絶縁膜３８をエッチング除去した後、レジストパターン３９ａを除去し、残された絶縁膜３８をエッチングマスクとして、上記分離溝１１ａを形成しても良い。
次いで、図９は図８に続く熱酸化膜形成工程後のウエハ１ＷＢの図７のＸ１−Ｘ１線に相当する箇所の断面図、図１０は図９に続く埋込膜の堆積工程後のウエハ１ＷＢの図７のＸ１−Ｘ１線に相当する箇所の断面図、図１１は図１０に続く埋込膜のエッチバック工程後のウエハ１ＷＢの図７のＸ１−Ｘ１線に相当する箇所の断面図を示している。
ここでは、まず、図８で示したレジストパターン３９ａを除去した後、ウエハ１ＷＢの基板１Ｓに対して熱酸化処理を施すことにより、図９に示すように、分離溝１１ａの内面（側面および底面）の基板１Ｓの露出面に、例えば酸化シリコン（ＳｉＯ２等）からなる絶縁膜（第１絶縁膜）１３を熱酸化法によって形成する。このように絶縁膜１３をＣＶＤ酸化膜よりも欠陥が少なくて絶縁性の高い熱酸化膜によって形成することにより、貫通分離部１０の絶縁分離能力を向上させることができる。また、この段階ではウエハ１ＷＢの主面に上記素子が形成されていないので、素子を構成する半導体領域中の不純物が上記絶縁膜１３形成時の熱処理に起因して拡散してしまうような不具合が生じないので、素子の電気的特性（しきい値電圧等）が変動するというような不具合も生じない。したがって、素子の電気的特性を向上させることができる。
続いて、図１０に示すように、ウエハ１ＷＢの基板１ＳＢの主面上に、上記分離溝１１ａが充填されるように埋込膜１２をＣＶＤ法等によって堆積する。この埋込膜１２は、例えば意図的には不純物が添加されていない多結晶シリコン等のような真性半導体からなり、その厚さは絶縁膜１３よりも厚く形成されている。分離溝１１ａを埋込膜１２で充填することにより、分離溝１１ａの中央に「す」が形成されるのを抑制または防止することができ、分離溝１１ａの上面側に「す」による凹凸が形成されるのを抑制または防止できるので、基板１Ｓの主面の平坦性を確保できる。また、埋込膜１２を基板１Ｓと同じシリコンによって形成することにより、埋込膜１２と基板１Ｓとの熱膨張係数を等しくまたはほぼ等しくすることができるので、分離溝１１ａで生じる熱応力を低減することができる。このため、分離溝１１ａの部分で基板１ＳＢに結晶欠陥等が生じるのを抑制または防止することができるので、基板１Ｓに形成された上記素子の電気的特性の劣化を抑制または防止することができる。
その後、埋込膜１２を異方性のドライエッチング法によってエッチバックすることにより、図１１に示すように、分離溝１１ａの外部の余分な埋込膜１２を除去し、分離溝１１ａ内のみに埋込膜１２が残されるようにする。この時、分離部２の上面から埋込膜１２の上面までの深さＤ１が、分離部２の厚さＤ２の半分程度になるようにオーバーエッチング処理を施す。これにより、埋込膜１２の上面は分離部２の上面よりも深さＤ１分だけ窪んでいる。なお、基板１Ｓの主面は絶縁膜３８により保護されているのでダメージを受けることも無い。
次いで、図１２は図１１に続くキャップ絶縁膜堆積工程後のウエハ１ＷＢの図７のＸ１−Ｘ１線に相当する箇所の断面図、図１３は図１２に続くキャップ絶縁膜形成工程後のウエハ１ＷＢの図７のＸ１−Ｘ１線に相当する箇所の断面図、図１４は図１３に続くキャップ絶縁膜形成工程後のウエハ１ＷＢの図７のＸ１−Ｘ１線に相当する箇所の断面図、図１５は図１４に続く絶縁トレンチ部形成工程後のウエハ１ＷＢの要部平面図、図１６は図１５のＸ１−Ｘ１線の断面図を示している。
まず、図１２に示すように、ウエハ１ＷＢの主面上に、上記埋込膜１２の上部の窪みが埋め込まれるように、例えば酸化シリコンからなるキャップ絶縁膜（第２絶縁膜）１４をＣＶＤ法等により堆積した後、上記キャップ絶縁膜１４をＣＭＰ法等により研磨することにより、図１３に示すように、埋込膜１２の上部の窪みの外部の余分なキャップ絶縁膜１４を除去し、埋込膜１２の上部の窪み内のみにキャップ絶縁膜１４が残されるようにする。このようにして埋込膜１２の上面をキャップ絶縁膜１４により覆う。この段階のキャップ絶縁膜１４の上面は絶縁膜３８の上面と一致している。
その後、図１４に示すように、キャップ絶縁膜１４の上面が分離部２の上面と一致する程度まで、キャップ絶縁膜１４の上部をウエットエッチング法によって選択的にエッチングした後、絶縁膜３８およびその下層の絶縁膜３５をウエットエッチング法によって除去することにより、図１５および図１６に示すように、絶縁トレンチ部（第２分離部）１０Ａを形成する。絶縁トレンチ部１０Ａは、上記貫通分離部１０を形成する部分であり、平面形状は枠状とされている。この絶縁トレンチ部１０Ａの内側には、上記貫通電極８が配置される活性領域Ｌが配置されている。絶縁トレンチ部１０Ａの構成は、基板１Ｓの主裏面間を貫通していないことを除いて、貫通分離部１０と同じである。絶縁トレンチ部１０Ａは、分離部２の平面内に配置されている。この段階の絶縁トレンチ部１０Ａのキャップ絶縁膜１４の上面は、分離部２の上面と一致またはほぼ一致している。すなわち、分離部２の面内の平坦性が確保されている。特に、本実施の形態では、キャップ絶縁膜１４が、例えば分離部２の絶縁膜２ｂと同一または同一範囲のエッチングレートを持つ絶縁材料で形成されている。これにより、その後の製造工程中の洗浄処理やエッチング処理に際して、分離部２とキャップ絶縁膜１４とのエッチングによる目減り量を同じかまたはほぼ同じにすることができるので、分離部２の上面の平坦性を確保できる。すなわち、基板１Ｓの主面の平坦性を確保することができるので、配線の断線不良、露光不良あるいは配線層の電気的特性の変動を抑制または防止することができる。なお、図１５には図面を見易くするために絶縁トレンチ部１０Ａにハッチングを付した。また、この段階のウエハ１ＷＢには上記素子は形成されていない。
次に、素子形成工程に移行する（図３の工程１０３〜１０７）。以下、この素子形成工程を図１７〜図２０により説明する。図１７は図１６に続くウエル形成工程後のウエハ１ＷＢの図１５のＸ１−Ｘ１線に相当する箇所の断面図、図１８は図１７に続くゲート絶縁膜およびゲート電極形成工程後のウエハ１ＷＢの主面の要部平面図、図１９は図１８のＸ１−Ｘ１線の断面図、図２０は図１９に続くソース・ドレイン形成工程後のウエハ１ＷＢの図１８のＸ１−Ｘ１線の断面図を示している。なお、ここでは素子として、例えばｎチャネル型のＭＩＳ・ＦＥＴを形成する場合について説明する。
まず、図１７に示すように、ウエハ１ＷＢの主面上にウエル形成用のレジストパターンをフォトリソグラフィ技術により形成した後、これをマスクとして、上記レジストパターンから露出する基板１Ｓの素子形成用の活性領域Ｌに、例えばホウ素（Ｂ）等のような不純物をイオン注入法等によって導入することにより、ｐ型のウエルＰＷＬを形成する（図３の工程１０３）。
続いて、上記レジストパターンをマスクとして、そこから露出する基板１Ｓの素子形成用の活性領域Ｌのｐ型のウエルＰＷＬに所望の不純物をイオン注入法等によって導入する。この工程は、上記ｎチャネル型のＭＩＳ・ＦＥＴのチャネル形成のための不純物導入工程であり、これによりｎチャネル型のＭＩＳ・ＦＥＴのしきい値電圧等の調整が行われる（図３の工程１０４）。
その後、ウエルおよびチャネル形成用のレジストパターンを除去した後、ウエハ１ＷＢの基板１Ｓに対して熱酸化処理を施すことにより、図１８および図１９に示すように、基板１Ｓの活性領域Ｌおよびダミー活性領域ＤＬの主面上に、例えば酸化シリコンからなるゲート絶縁膜４を形成した後（図３の工程１０５）、ウエハ１ＷＢの主面上に、例えば低抵抗な多結晶シリコン膜をＣＶＤ法等によって堆積し、これをフォトリソグラフィ技術およびエッチング技術によりパターニングすることにより、ゲート絶縁膜４上にゲート電極５を形成する（図３の工程１０６）。
次いで、ウエハ１ＷＢの主面上にＭＩＳ・ＦＥＴ形成領域が露出されるレジストパターンをフォトリソグラフィ技術により形成し、そのレジストパターンとゲート電極５とをマスクとして、例えばリン（Ｐ）またはヒ素（Ａｓ）等のような不純物を基板１Ｓのｐ型のウエルＰＷＬにイオン注入法等によって導入した後、そのレジストパターンを除去する。これにより、図２０に示すように、ＭＩＳ・ＦＥＴのソース・ドレイン用のｎ−型の半導体領域３ａをゲート電極５に対して自己整合的に形成する。
続いて、ウエハ１ＷＢの主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等によって堆積し、さらにその絶縁膜を異方性ドライエッチング法等によってエッチバックすることにより、ゲート電極５の側面にサイドウォール６を形成する。
その後、ウエハ１ＷＢの主面上にＭＩＳ・ＦＥＴ形成領域が露出されるレジストパターンをフォトリソグラフィ技術により形成し、そのレジストパターン、ゲート電極５およびサイドウォール６をマスクとして、例えばリンまたはヒ素等のような不純物を基板１Ｓのｐ型のウエルＰＷＬにイオン注入法等によって導入した後、そのレジストパターンを除去する。これにより、ＭＩＳ・ＦＥＴのソース・ドレイン用のｎ＋型の半導体領域３ｂをゲート電極５およびサイドウォール６に対して自己整合的に形成する（図３の工程１０７）。
このようにして、基板１Ｓの主面の活性領域Ｌに、ｎチャネル型のＭＩＳ・ＦＥＴＱｎを形成する。ｎチャネル型のＭＩＳ・ＦＥＴＱｎのソースおよびドレイン用の半導体領域３は、ｎ−型の半導体領域３ａと、そのｎ−型の半導体領域よりも不純物濃度の高いｎ＋型の半導体領域３ｂとを有する、いわゆるＬＤＤ（Lightly Doped Drain）構成とされている。
次に、導通トレンチ部の形成工程に移行する（図３の工程１０８）。以下、この導通トレンチ部の形成工程を図２１〜図２６により説明する。図２１は図２０に続く層間絶縁膜堆積工程後のウエハ１ＷＢの図１８のＸ１−Ｘ１線に相当する箇所の断面図、図２２は図２１に続く導通溝形成工程中のウエハ１ＷＢの図１８のＸ１−Ｘ１線に相当する箇所の断面図、図２３は図２２に続く導通溝形成工程後のウエハ１ＷＢの図１８のＸ１−Ｘ１線に相当する箇所の断面図を示している。
まず、図２１に示すように、ウエハ１ＷＢの主面上全面に、例えば酸化シリコンからなる層間絶縁膜（第３絶縁膜）７ａをＣＶＤ法等によって堆積する。ＭＩＳ・ＦＥＴＱｎ、絶縁トレンチ部１０Ａ、分離部２および基板１Ｓの主面上のゲート絶縁膜４は、層間絶縁膜７ａにより覆われている。層間絶縁膜７ａの上面は平坦に形成されている。
続いて、図２２に示すように、層間絶縁膜７ａ上にレジストパターン３９ｂをフォトリソグラフィ技術により形成する。レジストパターン３９ｂは、導通トレンチ部（貫通電極８）の形成領域が露出され、それ以外の領域が覆われるようにパターン形成されている。
その後、図２３に示すように、レジストパターン３９ｂをエッチングマスクとして、そこから露出する層間絶縁膜７ａ、ゲート絶縁膜４および基板１ＳＢを順にエッチング除去する。これにより、基板１Ｓの主面に導通溝（第２溝）９ａを形成した後、レジストパターン３９ｂを除去する。この導通溝９ａは、上記貫通孔９を形成することになる溝であり、基板１Ｓの主面の層間絶縁膜７ａの上面から基板１Ｓの厚さ方向の途中の位置であって上記第１位置（分離溝２ａの深さ）よりも深い第３位置まで延びるように形成されている。
次いで、図２４は図２３に続く導体膜堆積工程後のウエハ１ＷＢの図１８のＸ１−Ｘ１線に相当する箇所の断面図、図２５は図２４に続く導通トレンチ形成工程後のウエハ１ＷＢの主面の要部平面図、図２６は図２５のＸ１−Ｘ１線の断面図を示している。
まず、図２４に示すように、ウエハ１ＷＢの主面上に、例えば窒化チタン等からなるバリア導体膜８ａをスパッタリング法等によって堆積した後、例えばタングステン等からなる主導体膜８ｂをＣＶＤ法等によって堆積し、バリア導体膜８ａおよび主導体膜８ｂにより導通溝９ａを埋め込む。バリア導体膜８ａは、主導体膜８ｂの側面および底面を覆うように形成されており、導通溝９ａの内面（側面および底面）を通じて基板１Ｓと直接接している。バリア導体膜８ａの厚さは主導体膜８ｂの厚さよりも薄い。
続いて、上記主導体膜８ｂおよびバリア導体膜８ａをＣＭＰ法等により研磨することにより、図２５および図２６に示すように、導通溝９ａの外部の余分な主導体膜８ｂおよびバリア導体膜８ａを除去し、導通溝９ａ内のみに主導体膜８ｂおよびバリア導体膜８ａが残されるようにする。このようにして導通溝９ａ内に導通トレンチ部（導体部）８Ｃを形成する。なお、図２５には図面を見易くするために絶縁トレンチ部１０Ａおよび導通トレンチ部８Ｃにハッチングを付した。
導通トレンチ部８Ｃは、上記貫通電極８を形成する部分である。この導通トレンチ部８Ｃの構成は、基板１Ｓの主裏面間を貫通していないことを除いて上記貫通電極８と同じである。ここでは、導通トレンチ部８Ｃが、図２５に示すように、１つの活性領域Ｌ内に２つ配置されている。本実施の形態では、上記のように導通トレンチ部８Ｃがメタルで形成されているので、導通トレンチ部８Ｃを低抵抗な多結晶シリコンで形成した場合に比べて、導通トレンチ部８Ｃ（すなわち、貫通電極８）の電気抵抗を大幅に下げることができる。特に、本実施の形態では、各導通トレンチ部８Ｃの平面形状が大きな長方形状（図２５の左右方向の長さよりもこれに直交する上下方向の長さの方が長い形状）とされている。これにより、導通トレンチ部８Ｃの体積を大きく確保できるので、導通トレンチ部８Ｃの電気抵抗をさらに下げることができる。また、導通トレンチ部８Ｃの上面は、層間絶縁膜７ａの上面と一致している。これにより、層間絶縁膜７ａの上面の平坦性が確保されている。
この導通トレンチ部８Ｃから離れた位置には、導通トレンチ部８Ｃを取り囲むように上記した絶縁トレンチ部１０Ａが配置されている。このように本実施の形態では、導通トレンチ部８Ｃと絶縁トレンチ部１０Ａとが分離されているので、導通トレンチ部８Ｃと絶縁トレンチ部１０Ａとを別々に形成することができる。導通トレンチ部と絶縁トレンチ部とが一体の場合、導通トレンチ部と絶縁トレンチ部とを同一工程で形成しなければならないので、上記のように素子特性の変動を回避するために絶縁トレンチ部を素子形成の前に形成する場合、導通トレンチ部も素子形成の前に形成しなければならなくなる。しかし、導通トレンチ部を素子形成の前に形成すると、導通トレンチ部形成用の導体膜（バリア導体膜および主導体膜）が基板１Ｓに極めて近い層に堆積されることになるので、素子特性の劣化や金属汚染を引き起こす可能性が高い、という問題が生じる。これに対して、本実施の形態では、上記のように導通トレンチ部８Ｃと絶縁トレンチ部１０Ａとを別々に形成することができる。ここでは、上記のように素子（ＭＩＳ・ＦＥＴＱｎ）および層間絶縁膜７ａを形成した後に導通トレンチ部８Ｃを形成することができる。これにより、素子特性の劣化や金属汚染を引き起こす可能性をより低減することができる。したがって、素子の電気的特性を向上させることができる。
次に、配線層の形成工程に移行する（図３の工程１０９）。以下、この配線層の形成工程を図２７〜図３６により説明する。図２７は図２６に続くプラグ形成工程中のウエハ１ＷＢの図２５のＸ１−Ｘ１線に相当する箇所の断面図、図２８は図２７に続くプラグ形成工程中のウエハ１ＷＢの図２５のＸ１−Ｘ１線に相当する箇所の断面図、図２９は図２８に続くプラグ形成工程中のウエハ１ＷＢの図２５のＸ１−Ｘ１線に相当する箇所の断面図、図３０は図２９に続くプラグ形成工程後のウエハ１ＷＢの主面の要部平面図、図３１は図３０のＸ１−Ｘ１線の断面図、図３２は図３０の導通トレンチ部８Ｃの拡大平面図、図３３は図３２のＸ２−Ｘ２線の要部拡大断面図を示している。
まず、図２７に示すように、ウエハ１ＷＢの主面上に、例えば酸化シリコンからなる層間絶縁膜（第４絶縁膜）７ｂをＣＶＤ法等により堆積した後、その層間絶縁膜７ｂ上に、コンタクトホール形成用のレジストパターン３９ｃをフォトリソグラフィ技術により形成する。レジストパターン３９ｃは、導通トレンチ部８Ｃおよびその周辺のＭＩＳ・ＦＥＴＱｎにおけるコンタクトホールの形成領域が露出され、それ以外の領域を覆うような平面形状に形成されている。
続いて、上記レジストパターン３９ｃをエッチングマスクとして、そこから露出する層間絶縁膜７ｂ，７ａを順にエッチングすることにより、図２８に示すように、層間絶縁膜７ｂ，７ａに、ＭＩＳ・ＦＥＴＱｎのソース、ドレイン用のｎ＋型の半導体領域３ｂの上面が露出される複数のコンタクトホール（第１接続孔）ＣＨ１を形成するとともに、層間絶縁膜７ｂに、導通トレンチ部８Ｃの主導体膜８ｂの上面が露出される複数のコンタクトホール（第２接続孔）ＣＨ２を形成する。その後、上記レジストパターン３９ｃを除去した後、図２９に示すように、ウエハ１ＷＢの主面上に、例えばタングステン等のような高融点金属からなる導体膜１８をコンタクトホールＣＨ１，ＣＨ２を埋め込むようにＣＶＤ法等により堆積する。
次いで、上記導体膜１８をＣＭＰ法等により研磨することにより、図３０〜図３３に示すように、コンタクトホールＣＨ１，ＣＨ２の外部の余分な導体膜１８を除去し、コンタクトホールＣＨ１，ＣＨ２内のみに導体膜１８が残されるようにする。このようにしてコンタクトホールＣＨ１内にプラグ（接続部）１８ｂを形成し、コンタクトホールＣＨ２内にプラグ（接続部）１８ｂを形成する。このように、ＭＩＳ・ＦＥＴＱｎに接続されるプラグ１８ａと、導通トレンチ部８Ｃに接続されるプラグ１８ｂとを同時に形成することにより、工程の簡略化が可能となる。なお、図３０および図３２には図面を見易くするために絶縁トレンチ部１０Ａ、導通トレンチ部８Ｃおよびプラグ１８ａ，１８ｂにハッチングを付した。
ここで、本実施の形態では、プラグ１８ｂが導通トレンチ部８Ｃの主導体膜８ｂの上面中央を避けるように配置されている。これは、次のような理由からである。すなわち、主導体膜８ｂの上面中央には、主導体膜８ｂの堆積の際に導通溝９ａの外周から成長してきた主導体膜８ｂの合わせ目（以下、シーム部という）４５が形成されている。このシーム部４５は、「す」が形成されていたり、「す」が形成されていないとしても他の部分より膜質が劣り導電性が低かったりする。このため、このシーム部４５上にプラグ１８ｂを配置すると、主導体膜８ｂとプラグ１８ｂとの接触抵抗が大きくなるという問題が生じる。そこで、本実施の形態では、プラグ１８ｂを導通トレンチ部８Ｃの主導体膜８ｂの上面中央のシーム部４５を避けるように配置することにより、プラグ１８ｂと主導体膜８ｂとの接続性を向上させることができるので、プラグ１８ｂと主導体膜８ｂとの接触抵抗を低減できる。
次いで、図３４〜図３６は図３１に続く配線層形成工程中のウエハ１ＷＢの図３０のＸ１−Ｘ１線に相当する箇所の断面図を示している。
まず、図３４に示すように、ウエハ１ＷＢの主面の層間絶縁膜７ｂ上に、例えばアルミニウムまたはアルミニウム合金等からなる導体膜１９をスパッタリング法等によって堆積した後、その上に、配線形成用のレジストパターン３９ｄをフォトリソグラフィ技術により形成する。続いて、レジストパターン３９ｄをエッチングマスクとして、そこから露出する導体膜１９をエッチングすることにより、図３５に示すように、第１層目の配線１９ａを形成する。その後、レジストパターン３９ｄを除去する。ここでは、ＭＩＳ・ＦＥＴＱｎのソース、ドレイン用の半導体領域３と、導通トレンチ部８Ｃとを電気的に接続する配線１９が例示されている。この配線１９ａは、プラグ１８ａを通じてＭＩＳ・ＦＥＴＱｎのソース、ドレイン用の一方の半導体領域３と電気的に接続されているとともに、プラグ１８ｂを通じて導通トレンチ部８Ｃと電気的に接続されている。
続いて、上記と同様にプラグおよび配線の形成工程を繰り返すことにより、図３６に示すように、３層配線構成の配線層を形成する。その後、ウエハ１ＷＢの最上の配線１９ｃを覆うように層間絶縁膜７ｄ上に、例えば酸化シリコンと窒化シリコンとを下層から順にＣＶＤ法等によって堆積することによって保護膜２０を形成した後、その一部にフォトリソグラフィ技術およびエッチング技術により、下層の第３層配線１９ｃの一部が露出される開口部２１ｂを形成する。
本発明は、３次元構造を有する半導体装置の製造業に適用できる。

Claims (7)

  1. （ａ）所望の半導体基板の第１面に活性領域を規定する分離部を形成する工程と、
    （ｂ）前記分離部の上面から前記分離部より深い領域に達する分離溝を形成する工程と、
    （ｃ）前記分離溝の内面に熱酸化法により第１絶縁膜を形成する工程と、
    （ｄ）前記（ｃ）工程の後、前記分離溝内に埋込膜を形成し、続いて前記埋込膜の下地を一部露出する工程と、
    （ｅ）前記所望の半導体基板の第１面上に集積回路を構成する半導体素子を形成する工程と、
    （ｆ）前記（ｄ）工程の後、前記半導体素子を覆うように前記所望の半導体基板の第１面上に層間絶縁膜を形成する工程と、
    （ｇ）前記層間絶縁膜の上面から前記分離部より深い領域に達する導通溝を、前記活性領域に形成する工程と、
    （ｈ）前記導通溝内に導電膜を形成した後、前記層間絶縁膜の上面を露出する工程と、
    （ｉ）前記半導体素子と前記導電膜とを電気的に接続する配線層を形成する工程と、
    （ｊ）前記半導体基板の第１面の反対側の第２面を研磨して前記第１絶縁膜および前記導電膜を露出することにより、前記埋込膜からなる貫通分離部と、前記導電膜からなる貫通電極とを形成する工程と、
    を有し、
    前記貫通電極は、複数枚の半導体基板の集積回路同士を電気的に接続し、
    前記所望の半導体基板の第１面の面内において、前記貫通電極から離間した位置に前記貫通電極を取り囲むように前記貫通分離部が形成されていることを特徴とする半導体装置の製造方法。
  2. 前記（ａ）工程では、前記分離部を形成することにより前記所望の半導体基板の第１面である前記活性領域と前記活性領域の周囲のダミー活性領域とを規定し、
    前記貫通電極の周囲には前記ダミー活性領域が配置されていることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記（ａ）工程では、前記所望の半導体基板の第１面に溝を形成した後、前記溝内に第２絶縁膜を埋め込み、続いて前記第２絶縁膜の下地を一部露出することで、前記溝内の前記第２絶縁膜からなる前記分離部を形成することを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記埋込膜は半導体膜を含むことを特徴とする請求項１記載の半導体装置の製造方法。
  5. （ｄ１）前記（ｄ）工程の後、前記（ｆ）工程の前に、前記埋込膜上に第３絶縁膜を形成して前記分離溝を埋め込む工程と、
    （ｄ２）前記（ｆ）工程の前に、前記第３絶縁膜を研磨して前記第３絶縁膜の下地を一部露出することで前記分離溝内に前記第３絶縁膜を残す工程と、
    をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
  6. 前記第３絶縁膜は、前記分離部を構成する第２絶縁膜と同一のエッチングレートを有する絶縁材料からなることを特徴とする請求項５記載の半導体装置の製造方法。
  7. 前記配線層と前記貫通電極とを接続する接続部は、前記貫通電極を構成する前記導体膜の上面内において前記導体膜を構成する膜の合わせ目を避けて配置されていることを特徴とする請求項１記載の半導体装置の製造方法。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939941B2 (en) * 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US8853830B2 (en) 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
US8138036B2 (en) 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8299566B2 (en) * 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US7968975B2 (en) * 2008-08-08 2011-06-28 International Business Machines Corporation Metal wiring structure for integration with through substrate vias
US8384224B2 (en) 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
JP4945545B2 (ja) * 2008-11-10 2012-06-06 株式会社日立製作所 半導体装置の製造方法
US8729713B2 (en) 2008-12-23 2014-05-20 Silex Microsystems Ab Via structure and method thereof
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
SE533992C2 (sv) 2008-12-23 2011-03-22 Silex Microsystems Ab Elektrisk anslutning i en struktur med isolerande och ledande lager
US8445994B2 (en) * 2009-05-07 2013-05-21 Qualcomm Incorporated Discontinuous thin semiconductor wafer surface features
KR101692434B1 (ko) * 2010-06-28 2017-01-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9530726B2 (en) * 2010-06-28 2016-12-27 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9831164B2 (en) 2010-06-28 2017-11-28 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
DE102010039330B4 (de) * 2010-08-13 2018-04-12 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Durchkontaktierung in einem Substrat
JP2012164702A (ja) * 2011-02-03 2012-08-30 Elpida Memory Inc 半導体装置
US8975751B2 (en) * 2011-04-22 2015-03-10 Tessera, Inc. Vias in porous substrates
JP2013115382A (ja) * 2011-11-30 2013-06-10 Elpida Memory Inc 半導体装置及びその製造方法
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167932A (ja) * 1984-09-12 1986-04-08 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH03218049A (ja) * 1990-01-23 1991-09-25 Sony Corp 半導体装置の製造方法
JP2002289623A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2003151978A (ja) * 2001-10-18 2003-05-23 Hewlett Packard Co <Hp> ウェーハの諸部分を電気的に分離するためのシステム
JP2004335836A (ja) * 2003-05-09 2004-11-25 Matsushita Electric Ind Co Ltd 半導体装置
US20050101054A1 (en) * 2002-04-05 2005-05-12 Stmicroelectronics S.R.L. Process for manufacturing a through insulated interconnection in a body of semiconductor material
JP2008547206A (ja) * 2005-06-14 2008-12-25 キュービック・ウエハ・インコーポレーテッド チップの架橋接続

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03234041A (ja) 1990-02-09 1991-10-18 Fujitsu Ltd 半導体装置の製造方法
JPH0521592A (ja) 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法及び半導体装置
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JPH11261000A (ja) 1998-03-13 1999-09-24 Japan Science & Technology Corp ３次元半導体集積回路装置の製造方法
US6608350B2 (en) * 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
JP2002334967A (ja) 2001-05-07 2002-11-22 Sony Corp ３次元半導体チップ
JP3696208B2 (ja) * 2003-01-22 2005-09-14 株式会社東芝 半導体装置
JP2005026582A (ja) * 2003-07-04 2005-01-27 Olympus Corp 半導体装置及びその半導体装置の製造方法
JP2005191331A (ja) * 2003-12-26 2005-07-14 Nec Electronics Corp 半導体装置の製造方法
JP4408713B2 (ja) 2004-02-03 2010-02-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP4439976B2 (ja) * 2004-03-31 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US20060278331A1 (en) * 2005-06-14 2006-12-14 Roger Dugas Membrane-based chip tooling

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167932A (ja) * 1984-09-12 1986-04-08 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH03218049A (ja) * 1990-01-23 1991-09-25 Sony Corp 半導体装置の製造方法
JP2002289623A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2003151978A (ja) * 2001-10-18 2003-05-23 Hewlett Packard Co <Hp> ウェーハの諸部分を電気的に分離するためのシステム
US20050101054A1 (en) * 2002-04-05 2005-05-12 Stmicroelectronics S.R.L. Process for manufacturing a through insulated interconnection in a body of semiconductor material
JP2004335836A (ja) * 2003-05-09 2004-11-25 Matsushita Electric Ind Co Ltd 半導体装置
JP2008547206A (ja) * 2005-06-14 2008-12-25 キュービック・ウエハ・インコーポレーテッド チップの架橋接続

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