JP2005032863A - 半導体装置 - Google Patents
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Abstract
【課題】複数のメモリブロックを有する多層配線構造の半導体装置を小型化する。
【解決手段】半導体装置は、情報を記憶するメモリセルを有するメモリセル領域と、論理回路を有するロジックセル領域とを有する。メモリセル領域上に、第1〜第4Al配線26,29,32,35を形成する。第4Al配線35上に層間絶縁膜36を介してシールド用の導電層である第5Al層38を形成する。この第5Al層38上に、第6と第7Al配線41,44を形成する。
【選択図】 図1
【解決手段】半導体装置は、情報を記憶するメモリセルを有するメモリセル領域と、論理回路を有するロジックセル領域とを有する。メモリセル領域上に、第1〜第4Al配線26,29,32,35を形成する。第4Al配線35上に層間絶縁膜36を介してシールド用の導電層である第5Al層38を形成する。この第5Al層38上に、第6と第7Al配線41,44を形成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、多層配線構造を有する半導体装置に関する。
【0002】
【従来の技術】
従来から、複数のメモリブロックを有する多層配線構造の半導体装置は存在する。このような半導体装置では、通常、配線間の干渉や、配線と下地との干渉によって信号に乱れが生じることを回避するために、メモリブロック間に配線やヒューズを配置するようにしている。
【0003】
他方、データの記憶を行う各メモリコア内にそれぞれ個別にヒューズを配置する例が、たとえば特開平10−283796号公報に記載されている。
【0004】
【特許文献1】
特開平10−283796号公報
【0005】
【発明が解決しようとする課題】
しかし、メモリブロック間に配線やヒューズを配置すると、配線やヒューズの形成のための領域を確保することが必要となり、半導体装置(チップ)の小型化が困難となるという問題があった。
【0006】
それに対し、特開平10−283796号公報に記載の半導体装置では、各メモリコア内にヒューズを配置しているので、各メモリコア間にヒューズを配置するための領域を確保する必要はない。しかし、特開平10−283796号公報に記載の半導体装置は多層配線構造を有するものではないので、多層配線構造を有する半導体装置において各メモリコア内にヒューズを配置するための工夫は、上記文献には記載されていない。
【0007】
本発明は、上記のような課題を解決するためになされたものであり、複数のメモリブロックを有する多層配線構造の半導体装置を小型化することを目的とする。
【0008】
【課題を解決するための手段】
本発明に係る半導体装置は、情報を記憶するメモリセルを有するメモリセル領域と、該メモリセル領域上に第1層間絶縁膜を介して形成された第1配線と、第1配線上に第2層間絶縁膜を介して形成されたシールド用の導電層と、該導電層上に第3層間絶縁膜を介して形成された第2配線とを備える。なお、第1と第2配線の少なくとも一方を複数の配線で構成してもよく、第1と第3層間絶縁膜の少なくとも一方を複数の絶縁膜で構成するようにしてもよい。
【0009】
【発明の実施の形態】
以下、図1および図2を用いて、本発明の実施の形態について説明する。
【0010】
本発明の1つの実施の形態における半導体装置(チップ)は、多層配線構造を有し、情報を記憶するメモリセルを有するメモリブロックと、論理回路(周辺回路)が形成されるロジックブロック(周辺回路ブロック)とを備える。本実施の形態の思想は、DVD(Digital Versatile Disc)デコーダに有用である。
【0011】
メモリブロックでは、メモリセル領域上に層間絶縁膜を介して複数の下層配線(第1配線)を形成し、ロジックブロックでは、ロジックセル領域上に層間絶縁膜を介して複数の下層配線を形成している。下層配線としては、たとえばAl、Al合金、Cuなどで構成される金属配線を使用可能である。また該下層配線を、たとえばビット線、電源線、ヒューズとして使用することが考えられる。
【0012】
上記の下層配線上に層間絶縁膜を介してシールド用の導電層を形成する。該シールド用の導電層は、メモリブロックでは、メモリセル領域上に層間絶縁膜を介して形成され、ロジックブロックでは、ロジックセル領域上に層間絶縁膜を介して形成される。
【0013】
上記の導電層上に層間絶縁膜を介して複数の上層配線(第2配線)を形成する。該上層配線も、メモリブロックにおけるメモリセル領域上と、ロジックブロックにおけるロジックセル領域上との双方に形成され、Al、Al合金、Cuなどの金属配線で構成することができる。該上層配線を、たとえば接地線、電源線、ヒューズとして使用することが考えられる。
【0014】
上記のように上層配線と下層配線との間にシールド用の導電層を形成することにより、上層配線と下層配線との間の電気信号の干渉を抑制することができ、信号に乱れが生じるのを抑制することができる。したがって、メモリセル領域上や周辺回路の回路素子上に接地線や電源線などの配線を形成することができ、メモリブロック間や、メモリブロックとロジックブロックとの間に当該配線を形成するための領域を確保する必要がなくなる。それにより、半導体装置を小型化することができる。
【0015】
上記のシールド用の導電層の厚みは、好ましくは、上層配線および下層配線の厚みより大きく、上層配線および下層配線の厚みの1.5倍以下とする。このようにシールド用の導電層の厚みを厚くすることにより、電気信号に対するシールド性を向上することができる。
【0016】
シールド用の導電層の厚みを厚くすると、電気信号に対するシールド性は向上するが、シールド用導電層からのストレスによりウェハに反りが生じる可能性が高くなる。そこで、上記のようにシールド用の導電層の厚みを上層配線および下層配線の厚みの1.5倍以下とすることで、ウェハに反りが生じるのを抑制することができる。つまり、ウェハに反りが生じるのを抑制しながら電気信号に対するシールド性を向上することができる。
【0017】
また、シールド用の導電層は、上層配線および下層配線よりも誘電率または電気伝導度の高い材料で構成することが好ましい。それにより、表皮深さを浅くすることができ、電気信号に対するシールド性を向上することができる。たとえば上層配線および下層配線にAlやAl合金からなる金属配線を使用した場合に、シールド用の導電層としてCu層を使用することが考えられる。
【0018】
シールド用の導電層としてCu層を使用する場合、上層配線とシールド用の導電層との間や、下層配線とシールド用の導電層との間に、50nm程度の厚みの窒化膜を形成することが好ましい。それにより、上層配線や下層配線と、シールド用の導電層との反応を抑制することができる。
【0019】
なお、シールド用の導電層の材料として上層配線および下層配線よりも誘電率または電気伝導度の高い材料を使用した場合には、表皮深さが浅くなるので、シールド用の導電層の厚みを、上層配線や下層配線の厚みよりも大きくする必要はない。
【0020】
図1に、本発明の1つの実施の形態における半導体装置の一例を示す。図1に示すように、半導体基板1上にメモリセル領域とロジックセル領域を形成する。メモリセル領域の半導体基板1内には、Nウェル2と、該Nウェル2上にPウェル3とを形成する。ロジックセル領域の半導体基板1内には、Nウェル4と、Pウェル5とを形成する。これらのウェルは、所定の不純物を半導体基板1に注入することで形成することができる。
【0021】
半導体基板1の主表面における素子分離領域としては、トレンチ分離領域6を採用している。トレンチ分離領域6は、エッチングによりトレンチを形成し、該トレンチ内に絶縁膜を埋め込むことで形成することができる。このトレンチ分離領域6で囲まれる素子形成領域上にMOS(Metal Oxide Semiconductor)トランジスタなどの種々の素子を形成する。
【0022】
Pウェル3上にはメモリセルトランジスタ(メモリセル)7を形成し、Nウェル4とPウェル5上にロジックセル領域のMOSトランジスタ8をそれぞれ形成する。メモリセルトランジスタ7は、ゲート電極9と、1組の不純物領域11とを有する。ゲート電極9は、半導体基板1の主表面上にゲート絶縁膜を介して形成される。不純物領域11は、たとえばリンなどのN型不純物を半導体基板1の主表面に導入して形成することができる。
【0023】
MOSトランジスタ8も、ゲート電極10と、1組の不純物領域12とを有する。ゲート電極10は、半導体基板1の主表面上にゲート絶縁膜を介して形成される。不純物領域12は、たとえばリンなどのN型不純物やボロンなどのP型不純物を半導体基板1の主表面に導入して形成される。
【0024】
図1の例では、メモリセルトランジスタ7およびMOSトランジスタ8を覆うようにシリコン窒化膜13を形成している。シリコン窒化膜13は、CVD(Chemical Vapor Deposition)法などにより形成可能である。シリコン窒化膜13上にCVD法などにより層間絶縁膜14を形成する。層間絶縁膜としては、たとえばTEOS(Tetra Etyle Ortho Silicate)膜や、低温FSG(Fluorinated Silicon Glass)膜を使用可能である。
【0025】
メモリセル領域では、層間絶縁膜14に、半導体基板1の主表面に達するコンタクトホール15を形成する。該コンタクトホール15は、エッチングにより形成できる。コンタクトホール15内にはプラグ電極16を形成する。プラグ電極16の材質としては、タングステンなどを使用可能である。プラグ電極16は、CVD法などによりコンタクトホール15内にタングステンなどの導電膜を形成した後、エッチバックやCMP(Chemical Mechanical Polishing)を行うことで形成可能である。
【0026】
層間絶縁膜14上に層間絶縁膜17を形成する。メモリセル領域上の層間絶縁膜17にトレンチを形成し、該トレンチ内にキャパシタ18を形成する。キャパシタ18は、CVD法やエッチングにより導電膜と絶縁膜とを順次積層することで形成することができる。このとき、キャパシタ18の一方の電極とプラグ電極16とを電気的に接続する。キャパシタ18を覆うように層間絶縁膜17上に層間絶縁膜19を形成する。
【0027】
メモリセル領域において層間絶縁膜14,17,19を貫通して半導体基板1に達するコンタクトホール22を形成し、同様にロジックセル領域において層間絶縁膜14,17,19を貫通して半導体基板1に達するコンタクトホール20を形成する。コンタクトホール22内にプラグ電極23を形成し、コンタクトホール20内にプラグ電極21を形成する。
【0028】
層間絶縁膜19上に層間絶縁膜24を形成する。層間絶縁膜24にエッチングによりスルーホール25を形成し、該スルーホール25内にスパッタリング法などにより第1Al配線26を形成する。層間絶縁膜24上に、層間絶縁膜27を形成する。該層間絶縁膜27にスルーホール28やトレンチを形成し、スルーホール28やトレンチ内に第2Al配線29を形成する。
【0029】
層間絶縁膜27上に層間絶縁膜30を形成し、該層間絶縁膜30にもスルーホール31やトレンチを形成する。このスルーホール31やトレンチ内に第3Al配線32を形成する。層間絶縁膜30上にさらに層間絶縁膜33を形成し、該層間絶縁膜33にもスルーホール34やトレンチを形成する。このスルーホール34やトレンチ内に第4Al配線35を形成する。
【0030】
層間絶縁膜33上にさらに層間絶縁膜36を形成し、該層間絶縁膜36にもスルーホール37やトレンチを形成する。このスルーホール37やトレンチ内に第5Al層38を形成する。
【0031】
この第5Al層38は、その上下に位置するAl配線間の電気信号の干渉を抑制する機能を有する金属層であり、基本的に配線としては使用しない。また、電気信号の干渉を抑制するために、第5Al層38の厚みを、その上下に位置するAl配線の厚みの1.5倍程度に厚くしておく。
【0032】
なお、図1の例では、第5Al層38が第4Al配線35と第6Al配線41とを接続する部分を有しているが、たとえば第4Al配線35と第6Al配線41とをともに電源線として使用する場合のように、第5Al層38の上下に同種の配線を配置し、該同種の配線間を接続するために第5Al層38の一部を使用することも可能である。
【0033】
層間絶縁膜36上にさらに層間絶縁膜39を形成し、該層間絶縁膜39にもスルーホール40やトレンチを形成する。このスルーホール40やトレンチ内に第6Al配線層41を形成する。層間絶縁膜39上にさらに層間絶縁膜42を形成し、該層間絶縁膜42にもスルーホール43やトレンチを形成する。このスルーホール43やトレンチ内に第7Al配線層44を形成する。そして、該第7Al配線層44を覆うようにシリコン窒化膜などよりなるパッシベーション膜45を形成する。
【0034】
以上のように、図1の例では、7層のAl層(金属層)を形成し、第1〜第4Al層を下層配線として使用し、第5Al層をシールド用導電層として使用し、第6および第7Al層を上層配線として使用しているが、第5Al層以外のAl層をシールド用導電層として使用してもよい。
【0035】
また、第7Al層を接地線、第2Al層をビット線、第1〜第4Al層、第6Al層または第7Al層を電源線、第1〜第4Al層、第6Al層または第7Al層をヒューズとして使用することが考えられる。
【0036】
次に、図2を用いて、ヒューズのレイアウト例について説明する。図2は、本発明の1つの実施の形態における半導体装置のメモリブロックおよびヒューズのレイアウト例を示す平面図である。
【0037】
図2に示すように、メモリブロック46内にヒューズ47を配置している。より詳しくは、メモリセル領域上に形成した配線の一部をヒューズ47として使用している。それにより、メモリブロック46間にヒューズ47を形成するための領域を確保する必要がなくなり、半導体基板を小型化することができる。
【0038】
なお、各メモリブロック46ごとに、各メモリブロック46内の1箇所にヒューズ47を集約するようにしてもよいが、複数のメモリブロック46のヒューズ47を、所定のメモリブロック46内の1箇所に集約してもよい。
【0039】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0040】
【発明の効果】
本発明の半導体装置では、メモリセル領域上にシールド用の導電層を形成しているので、該導電層の上下に各種配線を形成した場合でも、各種配線間の電気信号の干渉を抑制することができる。したがって、該メモリセル領域を有するメモリセルブロック間に各種配線を形成する必要がなくなり、複数のメモリブロックを有する多層配線構造の半導体装置を小型化することができる。
【図面の簡単な説明】
【図1】本発明の1つの実施の形態における半導体装置の部分断面図である。
【図2】本発明の1つの実施の形態における半導体装置のメモリブロックおよびヒューズのレイアウト例を示す平面図である。
【符号の説明】
1 半導体基板、2,4 Nウェル、3,5 Pウェル、6 トレンチ分離領域、7 メモリセルトランジスタ、8 MOSトランジスタ、9,10 ゲート電極、11,12 不純物領域、13 シリコン窒化膜、14,17,19,24,27,30,33,36,39,42 層間絶縁膜、15,20,22 コンタクトホール、16,21,23 プラグ電極、18 キャパシタ、25,28,31,34,37,40,43 スルーホール、26 第1Al配線、29第2Al配線、32 第3Al配線、35 第4Al配線、38 第5Al層、41 第6Al配線、44 第7Al配線、45 パッシベーション膜、46メモリブロック、47 ヒューズ。
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、多層配線構造を有する半導体装置に関する。
【0002】
【従来の技術】
従来から、複数のメモリブロックを有する多層配線構造の半導体装置は存在する。このような半導体装置では、通常、配線間の干渉や、配線と下地との干渉によって信号に乱れが生じることを回避するために、メモリブロック間に配線やヒューズを配置するようにしている。
【0003】
他方、データの記憶を行う各メモリコア内にそれぞれ個別にヒューズを配置する例が、たとえば特開平10−283796号公報に記載されている。
【0004】
【特許文献1】
特開平10−283796号公報
【0005】
【発明が解決しようとする課題】
しかし、メモリブロック間に配線やヒューズを配置すると、配線やヒューズの形成のための領域を確保することが必要となり、半導体装置(チップ)の小型化が困難となるという問題があった。
【0006】
それに対し、特開平10−283796号公報に記載の半導体装置では、各メモリコア内にヒューズを配置しているので、各メモリコア間にヒューズを配置するための領域を確保する必要はない。しかし、特開平10−283796号公報に記載の半導体装置は多層配線構造を有するものではないので、多層配線構造を有する半導体装置において各メモリコア内にヒューズを配置するための工夫は、上記文献には記載されていない。
【0007】
本発明は、上記のような課題を解決するためになされたものであり、複数のメモリブロックを有する多層配線構造の半導体装置を小型化することを目的とする。
【0008】
【課題を解決するための手段】
本発明に係る半導体装置は、情報を記憶するメモリセルを有するメモリセル領域と、該メモリセル領域上に第1層間絶縁膜を介して形成された第1配線と、第1配線上に第2層間絶縁膜を介して形成されたシールド用の導電層と、該導電層上に第3層間絶縁膜を介して形成された第2配線とを備える。なお、第1と第2配線の少なくとも一方を複数の配線で構成してもよく、第1と第3層間絶縁膜の少なくとも一方を複数の絶縁膜で構成するようにしてもよい。
【0009】
【発明の実施の形態】
以下、図1および図2を用いて、本発明の実施の形態について説明する。
【0010】
本発明の1つの実施の形態における半導体装置(チップ)は、多層配線構造を有し、情報を記憶するメモリセルを有するメモリブロックと、論理回路(周辺回路)が形成されるロジックブロック(周辺回路ブロック)とを備える。本実施の形態の思想は、DVD(Digital Versatile Disc)デコーダに有用である。
【0011】
メモリブロックでは、メモリセル領域上に層間絶縁膜を介して複数の下層配線(第1配線)を形成し、ロジックブロックでは、ロジックセル領域上に層間絶縁膜を介して複数の下層配線を形成している。下層配線としては、たとえばAl、Al合金、Cuなどで構成される金属配線を使用可能である。また該下層配線を、たとえばビット線、電源線、ヒューズとして使用することが考えられる。
【0012】
上記の下層配線上に層間絶縁膜を介してシールド用の導電層を形成する。該シールド用の導電層は、メモリブロックでは、メモリセル領域上に層間絶縁膜を介して形成され、ロジックブロックでは、ロジックセル領域上に層間絶縁膜を介して形成される。
【0013】
上記の導電層上に層間絶縁膜を介して複数の上層配線(第2配線)を形成する。該上層配線も、メモリブロックにおけるメモリセル領域上と、ロジックブロックにおけるロジックセル領域上との双方に形成され、Al、Al合金、Cuなどの金属配線で構成することができる。該上層配線を、たとえば接地線、電源線、ヒューズとして使用することが考えられる。
【0014】
上記のように上層配線と下層配線との間にシールド用の導電層を形成することにより、上層配線と下層配線との間の電気信号の干渉を抑制することができ、信号に乱れが生じるのを抑制することができる。したがって、メモリセル領域上や周辺回路の回路素子上に接地線や電源線などの配線を形成することができ、メモリブロック間や、メモリブロックとロジックブロックとの間に当該配線を形成するための領域を確保する必要がなくなる。それにより、半導体装置を小型化することができる。
【0015】
上記のシールド用の導電層の厚みは、好ましくは、上層配線および下層配線の厚みより大きく、上層配線および下層配線の厚みの1.5倍以下とする。このようにシールド用の導電層の厚みを厚くすることにより、電気信号に対するシールド性を向上することができる。
【0016】
シールド用の導電層の厚みを厚くすると、電気信号に対するシールド性は向上するが、シールド用導電層からのストレスによりウェハに反りが生じる可能性が高くなる。そこで、上記のようにシールド用の導電層の厚みを上層配線および下層配線の厚みの1.5倍以下とすることで、ウェハに反りが生じるのを抑制することができる。つまり、ウェハに反りが生じるのを抑制しながら電気信号に対するシールド性を向上することができる。
【0017】
また、シールド用の導電層は、上層配線および下層配線よりも誘電率または電気伝導度の高い材料で構成することが好ましい。それにより、表皮深さを浅くすることができ、電気信号に対するシールド性を向上することができる。たとえば上層配線および下層配線にAlやAl合金からなる金属配線を使用した場合に、シールド用の導電層としてCu層を使用することが考えられる。
【0018】
シールド用の導電層としてCu層を使用する場合、上層配線とシールド用の導電層との間や、下層配線とシールド用の導電層との間に、50nm程度の厚みの窒化膜を形成することが好ましい。それにより、上層配線や下層配線と、シールド用の導電層との反応を抑制することができる。
【0019】
なお、シールド用の導電層の材料として上層配線および下層配線よりも誘電率または電気伝導度の高い材料を使用した場合には、表皮深さが浅くなるので、シールド用の導電層の厚みを、上層配線や下層配線の厚みよりも大きくする必要はない。
【0020】
図1に、本発明の1つの実施の形態における半導体装置の一例を示す。図1に示すように、半導体基板1上にメモリセル領域とロジックセル領域を形成する。メモリセル領域の半導体基板1内には、Nウェル2と、該Nウェル2上にPウェル3とを形成する。ロジックセル領域の半導体基板1内には、Nウェル4と、Pウェル5とを形成する。これらのウェルは、所定の不純物を半導体基板1に注入することで形成することができる。
【0021】
半導体基板1の主表面における素子分離領域としては、トレンチ分離領域6を採用している。トレンチ分離領域6は、エッチングによりトレンチを形成し、該トレンチ内に絶縁膜を埋め込むことで形成することができる。このトレンチ分離領域6で囲まれる素子形成領域上にMOS(Metal Oxide Semiconductor)トランジスタなどの種々の素子を形成する。
【0022】
Pウェル3上にはメモリセルトランジスタ(メモリセル)7を形成し、Nウェル4とPウェル5上にロジックセル領域のMOSトランジスタ8をそれぞれ形成する。メモリセルトランジスタ7は、ゲート電極9と、1組の不純物領域11とを有する。ゲート電極9は、半導体基板1の主表面上にゲート絶縁膜を介して形成される。不純物領域11は、たとえばリンなどのN型不純物を半導体基板1の主表面に導入して形成することができる。
【0023】
MOSトランジスタ8も、ゲート電極10と、1組の不純物領域12とを有する。ゲート電極10は、半導体基板1の主表面上にゲート絶縁膜を介して形成される。不純物領域12は、たとえばリンなどのN型不純物やボロンなどのP型不純物を半導体基板1の主表面に導入して形成される。
【0024】
図1の例では、メモリセルトランジスタ7およびMOSトランジスタ8を覆うようにシリコン窒化膜13を形成している。シリコン窒化膜13は、CVD(Chemical Vapor Deposition)法などにより形成可能である。シリコン窒化膜13上にCVD法などにより層間絶縁膜14を形成する。層間絶縁膜としては、たとえばTEOS(Tetra Etyle Ortho Silicate)膜や、低温FSG(Fluorinated Silicon Glass)膜を使用可能である。
【0025】
メモリセル領域では、層間絶縁膜14に、半導体基板1の主表面に達するコンタクトホール15を形成する。該コンタクトホール15は、エッチングにより形成できる。コンタクトホール15内にはプラグ電極16を形成する。プラグ電極16の材質としては、タングステンなどを使用可能である。プラグ電極16は、CVD法などによりコンタクトホール15内にタングステンなどの導電膜を形成した後、エッチバックやCMP(Chemical Mechanical Polishing)を行うことで形成可能である。
【0026】
層間絶縁膜14上に層間絶縁膜17を形成する。メモリセル領域上の層間絶縁膜17にトレンチを形成し、該トレンチ内にキャパシタ18を形成する。キャパシタ18は、CVD法やエッチングにより導電膜と絶縁膜とを順次積層することで形成することができる。このとき、キャパシタ18の一方の電極とプラグ電極16とを電気的に接続する。キャパシタ18を覆うように層間絶縁膜17上に層間絶縁膜19を形成する。
【0027】
メモリセル領域において層間絶縁膜14,17,19を貫通して半導体基板1に達するコンタクトホール22を形成し、同様にロジックセル領域において層間絶縁膜14,17,19を貫通して半導体基板1に達するコンタクトホール20を形成する。コンタクトホール22内にプラグ電極23を形成し、コンタクトホール20内にプラグ電極21を形成する。
【0028】
層間絶縁膜19上に層間絶縁膜24を形成する。層間絶縁膜24にエッチングによりスルーホール25を形成し、該スルーホール25内にスパッタリング法などにより第1Al配線26を形成する。層間絶縁膜24上に、層間絶縁膜27を形成する。該層間絶縁膜27にスルーホール28やトレンチを形成し、スルーホール28やトレンチ内に第2Al配線29を形成する。
【0029】
層間絶縁膜27上に層間絶縁膜30を形成し、該層間絶縁膜30にもスルーホール31やトレンチを形成する。このスルーホール31やトレンチ内に第3Al配線32を形成する。層間絶縁膜30上にさらに層間絶縁膜33を形成し、該層間絶縁膜33にもスルーホール34やトレンチを形成する。このスルーホール34やトレンチ内に第4Al配線35を形成する。
【0030】
層間絶縁膜33上にさらに層間絶縁膜36を形成し、該層間絶縁膜36にもスルーホール37やトレンチを形成する。このスルーホール37やトレンチ内に第5Al層38を形成する。
【0031】
この第5Al層38は、その上下に位置するAl配線間の電気信号の干渉を抑制する機能を有する金属層であり、基本的に配線としては使用しない。また、電気信号の干渉を抑制するために、第5Al層38の厚みを、その上下に位置するAl配線の厚みの1.5倍程度に厚くしておく。
【0032】
なお、図1の例では、第5Al層38が第4Al配線35と第6Al配線41とを接続する部分を有しているが、たとえば第4Al配線35と第6Al配線41とをともに電源線として使用する場合のように、第5Al層38の上下に同種の配線を配置し、該同種の配線間を接続するために第5Al層38の一部を使用することも可能である。
【0033】
層間絶縁膜36上にさらに層間絶縁膜39を形成し、該層間絶縁膜39にもスルーホール40やトレンチを形成する。このスルーホール40やトレンチ内に第6Al配線層41を形成する。層間絶縁膜39上にさらに層間絶縁膜42を形成し、該層間絶縁膜42にもスルーホール43やトレンチを形成する。このスルーホール43やトレンチ内に第7Al配線層44を形成する。そして、該第7Al配線層44を覆うようにシリコン窒化膜などよりなるパッシベーション膜45を形成する。
【0034】
以上のように、図1の例では、7層のAl層(金属層)を形成し、第1〜第4Al層を下層配線として使用し、第5Al層をシールド用導電層として使用し、第6および第7Al層を上層配線として使用しているが、第5Al層以外のAl層をシールド用導電層として使用してもよい。
【0035】
また、第7Al層を接地線、第2Al層をビット線、第1〜第4Al層、第6Al層または第7Al層を電源線、第1〜第4Al層、第6Al層または第7Al層をヒューズとして使用することが考えられる。
【0036】
次に、図2を用いて、ヒューズのレイアウト例について説明する。図2は、本発明の1つの実施の形態における半導体装置のメモリブロックおよびヒューズのレイアウト例を示す平面図である。
【0037】
図2に示すように、メモリブロック46内にヒューズ47を配置している。より詳しくは、メモリセル領域上に形成した配線の一部をヒューズ47として使用している。それにより、メモリブロック46間にヒューズ47を形成するための領域を確保する必要がなくなり、半導体基板を小型化することができる。
【0038】
なお、各メモリブロック46ごとに、各メモリブロック46内の1箇所にヒューズ47を集約するようにしてもよいが、複数のメモリブロック46のヒューズ47を、所定のメモリブロック46内の1箇所に集約してもよい。
【0039】
以上のように本発明の実施の形態について説明を行なったが、今回開示した実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【0040】
【発明の効果】
本発明の半導体装置では、メモリセル領域上にシールド用の導電層を形成しているので、該導電層の上下に各種配線を形成した場合でも、各種配線間の電気信号の干渉を抑制することができる。したがって、該メモリセル領域を有するメモリセルブロック間に各種配線を形成する必要がなくなり、複数のメモリブロックを有する多層配線構造の半導体装置を小型化することができる。
【図面の簡単な説明】
【図1】本発明の1つの実施の形態における半導体装置の部分断面図である。
【図2】本発明の1つの実施の形態における半導体装置のメモリブロックおよびヒューズのレイアウト例を示す平面図である。
【符号の説明】
1 半導体基板、2,4 Nウェル、3,5 Pウェル、6 トレンチ分離領域、7 メモリセルトランジスタ、8 MOSトランジスタ、9,10 ゲート電極、11,12 不純物領域、13 シリコン窒化膜、14,17,19,24,27,30,33,36,39,42 層間絶縁膜、15,20,22 コンタクトホール、16,21,23 プラグ電極、18 キャパシタ、25,28,31,34,37,40,43 スルーホール、26 第1Al配線、29第2Al配線、32 第3Al配線、35 第4Al配線、38 第5Al層、41 第6Al配線、44 第7Al配線、45 パッシベーション膜、46メモリブロック、47 ヒューズ。
Claims (5)
- 情報を記憶するメモリセルを有するメモリセル領域と、
前記メモリセル領域上に第1層間絶縁膜を介して形成された第1配線と、
前記第1配線上に第2層間絶縁膜を介して形成されたシールド用の導電層と、
前記導電層上に第3層間絶縁膜を介して形成された第2配線と、
を備えた、半導体装置。 - 前記導電層の厚みを、前記第1および第2配線の厚みより大きく、前記第1および第2配線の厚みの1.5倍以下とした、請求項1に記載の半導体装置。
- 前記導電層を、前記第1および第2配線よりも誘電率または電気伝導度の高い材料で構成した、請求項1に記載の半導体装置。
- 前記第1あるいは第2配線の少なくとも一部をヒューズとして使用した、請求項1から請求項3のいずれかに記載の半導体装置。
- 情報を記憶するメモリセルを有するメモリセル領域と、
前記メモリセル領域上に複数の第1層間絶縁膜を介して積層された複数の下層金属配線と、
前記下層金属配線上に第2層間絶縁膜を介して形成されたシールド用の金属層と、
前記導電層上に複数の第3層間絶縁膜を介して積層された複数の上層金属配線とを備え、
前記下層金属配線は、第1電源線、第1ヒューズおよびビット線を含み、
前記上層金属配線は、第2電源線、接地線および第2ヒューズを含む、半導体装置。
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