JP5252350B2 - 半導体デバイスにおいて付加的金属ルーティングを形成するためのシステムおよび方法 - Google Patents
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Description
[発明の分野]
本発明は、半導体デバイスを製造する方法に関し、より詳細には、半導体デバイスのゲート部分において追加的金属ルーティングを提供する方法に関する。
本発明は、半導体デバイスを製造する方法に関し、より詳細には、半導体デバイスのゲート部分において追加的金属ルーティングを提供する方法に関する。
[関連技術の説明]
実装されたＤＲＡＭメモリーと高速ロジック回路のようなその他のコンポーネントとを単一チップ上に組み合わせることは、しばしば、有益なことである。多くの実施形態において、ＤＲＡＭメモリーコンポーネントは、半導体デバイスの中央アレイ部分に製造され、ロジック回路は、半導体デバイスの周辺部分に製造される。実施形態によっては、メモリーとロジックコンポーネントとを単一メモリーデバイス上または単一チップ上に組み込むと、より速い速度が達成され、帯域幅問題および容量問題が、軽減される。
実装されたＤＲＡＭメモリーと高速ロジック回路のようなその他のコンポーネントとを単一チップ上に組み合わせることは、しばしば、有益なことである。多くの実施形態において、ＤＲＡＭメモリーコンポーネントは、半導体デバイスの中央アレイ部分に製造され、ロジック回路は、半導体デバイスの周辺部分に製造される。実施形態によっては、メモリーとロジックコンポーネントとを単一メモリーデバイス上または単一チップ上に組み込むと、より速い速度が達成され、帯域幅問題および容量問題が、軽減される。
メモリー（アレイコンポーネント）およびロジック（周辺コンポーネント）の両方を有する典型的なメモリーデバイスにおいては、メモリーデバイスは、多くの場合、メモリーコンポーネントまたはロジックコンポーネントの上方に形成された１つかまたはそれ以上の局所的配線を含む。局所的配線は、アレイ部分かまたは周辺部分において、メモリーデバイスのコンポーネント間の金属ルーティングを含んでもよい。局所的配線の上方には、ロジックコンポーネント、メモリーコンタクト、または、金属ルーティングのようなさらなる回路を含むさらなる層が、形成されてもよい。実施形態によっては、局所的配線の上方に存在する金属層は、メモリーデバイスによって使用される多くの金属ルーティングを備える。
単一メモリーデバイス上のコンポーネントの密度が、増大するにつれて、メモリーデバイスの金属層における金属ルーティングも、次第に、密度が高くなり、製造するのが難しくなる。したがって、メモリーデバイスのサイズを増大させることなく、付加的ルーティングをメモリーデバイスに組み込むシステムおよび方法が、益々、必要とされている。
一実施形態において、メモリーアレイおよび周辺アレイを備えた半導体デバイス中に付加的金属ルーティングを形成する方法は、メモリーアレイおよび周辺アレイのうちの少なくとも一方における複数のトランジスタを形成するステップであって、窒化物キャップがトランジスタのそれぞれの上方に形成される、ステップと、選択された窒化物キャップの一部分をエッチングして、窒化物キャップ中に、窒化物キャップの幅に等しい幅を有する空洞を画定するステップであって、このエッチングは、空洞とトランジスタとの間に窒化物キャップの残存部分が残るように行なわれる、ステップと、選択された窒化物キャップのエッチングによって除去された部分である上記空洞中に金属膜を堆積して、前記付加的金属ルーティングを形成するステップであって、前記付加的金属ルーティングは、前記窒化物キャップの前記残存部分によって前記トランジスタから絶縁される、ステップと、を備える。
さらなる実施形態においては、半導体デバイスは、それぞれが窒化物キャップを有する１つかまたはそれ以上のゲート構造と、金属ルーティングを備えたメタライゼーション層と、選択されたグループの窒化物キャップに埋め込まれた付加的金属ルーティングであって、その選択されたグループの窒化物キャップが、その追加的金属ルーティングを形成するための金属が成膜される空洞を形成するために、それぞれ、部分的にエッチングされる前記付加的金属ルーティングと、メタライゼーション層の金属ルーティングと窒化物キャップに埋め込まれた付加的金属ルーティングとの間に存在する１つかまたはそれ以上のコ
ンタクトと、を備える。
ンタクトと、を備える。
またさらなる実施形態においては、半導体デバイスは、上面を有する半導体基板と、半導体基板上に形成された複数の電子デバイスであって、その複数の電子デバイスが少なくとも複数のトランジスタを含み、ここでその複数のトランジスタが、基板の上面の上方に延びるゲートスタックを含む、複数の電子デバイスと、複数のトランジスタのゲートスタックを相互接続するゲート導電体であって、そのゲート導電体が保護分離構造によって取り囲まれている、ゲート導電体と、基板、複数の電子デバイス、および、ゲート導電体を覆うグローバル絶縁層と、複数の導電性要素を有する少なくとも１つの導電体層であって、その複数の導電性要素が、複数の電子デバイスのうちの選択された電子デバイスを相互接続するように、少なくとも１つの導電体層中に形成され、その導電体層が、複数の電子デバイスの上方に配置されるようにグローバル絶縁層に形成されている、少なくとも１つの導電体層と、保護分離構造中に画定された、保護分離構造の幅に等しい幅を有する空洞の中に、空洞とゲート導電体との間にある保護分離構造によってゲート導電体から絶縁されるように形成された複数の補足的導電性要素であって、その複数の補足的導電性要素が、少なくとも１つの導電体層における導電性要素の密度を増大させることなく複数の電子デバイス間の付加的な相互接続を提供するように、複数の導電性要素に選択的に結合されている、複数の補足的導電性要素と、を備える。
ここで、添付の図面を参照して、本発明の実施形態を説明する。図面を通して、同じ符号は、同じ構成要素を指示する。ここで提供される説明において使用される用語は、限定または制限するような形で解釈されることを意図したものではない。なぜなら、それらの用語は、ただ単に、本発明のある特定の実施形態の詳細な説明に関連して使用されるだけであるからである。さらにまた、本発明の実施形態は、いくつかの新しい機能を含んでもよく、それらの機能の中の１つだけが、それ単独で、それの望ましい特質に対して責任があるわけではなく、あるいは、ここで説明される本発明を実施するために不可欠なものであるわけではない。
上述したように、ＤＲＡＭメモリーデバイスのような半導体メモリーデバイスは、例えば、ＤＲＡＭメモリーの局所的配線の上方に１つかまたはそれ以上の金属層を含んでもよく、この金属層は１つかまたはそれ以上の絶縁層におけるビアを介してメモリーデバイスの下部ゲート領域と接触する。しかしながら、半導体コンポーネントのサイズの減少および回路密度の増大のために、これらの上部金属層における金属ルーティングの密度は、次第に、加工するのが難しくなっている。以下でより詳細に説明されるように、トランジスタゲート領域のような下部メモリー領域に、上部金属層と結合されてもよい追加的金属層を提供することによって、上部金属層における金属ルーティングの間隔要件（ｓｐａｃｉｎｇ ｒｅｑｕｉｒｅｍｅｎｔ）を緩和することができ、それと同時に、半導体デバイスのサイズを維持することができる。さらに、メモリーデバイスのゲート領域に形成される追加的金属ルーティングは、その他の金属コンタクトに平行に成膜され、かつ、その他の金属コンタクトの抵抗を減少させるために、埋め込みデジット線のようなその他の金属コンタクトのどちらかの端部に結合されてもよい。
図１は、アレイ部分１２０および周辺部分１１０を有する半導体デバイス１００の断面図である。一実施形態においては、アレイ部分１２０は、ＤＲＡＭトランジスタのような複数のトランジスタ１２２Ａを備え、周辺部分１１０は、例えば、ＤＲＡＭトランジスタまたはＳＲＡＭトランジスタのような複数のトランジスタ１２２Ｐを備える。図１の実施形態においては、半導体デバイス１００は、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ： ＳＴＩ）領域のような分離領域１０３を有するシリコン基板１０２を備える。
一実施形態においては、トランジスタ１２２Ａおよび１２２Ｐのそれぞれは、いくつか
のよく知られている方法の中のいずれかによって加工されたいくつかの層を備える。例としてのトランジスタ１２２Ａおよび１２２Ｐにおいては、例えば二酸化ケイ素からなるゲート酸化物層１２３が、基板１０２上に形成される。層１２４が、ゲート酸化物層１２３上に形成されてもよい。一実施形態においては、層１２４は、ドープトポリシリコンからなり、その層１２４は、アレイトランジスタ１２２Ａのためのワード線を提供する。例としての図１においては、層１２５が、層１２４上に形成される。一実施形態においては、層１２５は、タングステン、窒化タングステン、または、ケイ化タングステンからなる。図１の実施形態においては、キャップ１２６が、層１２５上に形成される。一実施形態においては、キャップ１２６は、窒化ケイ素のような窒化材料からなる。図１の実施形態においては、トランジスタ１２２Ａおよび１２２Ｐは、それらの側面を、窒化ケイ素スペーサー１２７によって取り囲まれる。例としてのトランジスタ１２２Ａおよび１２２Ｐは、絶縁層１２８によって覆われる。一実施形態においては、絶縁層１２８は、リンホウ素シリケートガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ ： ＢＰＳＧ）、リンシリケートガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ ： ＰＳＧ）、または、二酸化ケイ素からなる。
のよく知られている方法の中のいずれかによって加工されたいくつかの層を備える。例としてのトランジスタ１２２Ａおよび１２２Ｐにおいては、例えば二酸化ケイ素からなるゲート酸化物層１２３が、基板１０２上に形成される。層１２４が、ゲート酸化物層１２３上に形成されてもよい。一実施形態においては、層１２４は、ドープトポリシリコンからなり、その層１２４は、アレイトランジスタ１２２Ａのためのワード線を提供する。例としての図１においては、層１２５が、層１２４上に形成される。一実施形態においては、層１２５は、タングステン、窒化タングステン、または、ケイ化タングステンからなる。図１の実施形態においては、キャップ１２６が、層１２５上に形成される。一実施形態においては、キャップ１２６は、窒化ケイ素のような窒化材料からなる。図１の実施形態においては、トランジスタ１２２Ａおよび１２２Ｐは、それらの側面を、窒化ケイ素スペーサー１２７によって取り囲まれる。例としてのトランジスタ１２２Ａおよび１２２Ｐは、絶縁層１２８によって覆われる。一実施形態においては、絶縁層１２８は、リンホウ素シリケートガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ ： ＢＰＳＧ）、リンシリケートガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ ： ＰＳＧ）、または、二酸化ケイ素からなる。
図１に示されるように、絶縁層１２８は、それまでに露出していた面およびトランジスタ１２２の上面を覆う。以下でさらに説明されるように、有利な実施形態においては、絶縁層１２８のいくつかの部分は、除去され、その後に、選択された窒化物キャップ１２６のいくつかの部分が、エッチングによって除去され、最後に、追加的金属ルーティングを形成するために、金属が、窒化物キャップ１２６のエッチングによって除去された部分に成膜される。ある特定の実施形態においては、窒化物キャップ１２６の上方に形成された追加的金属ルーティングは、メモリーデバイスのデジット線に平行であってもよい。
図２は、図１に示される半導体デバイス１００の周辺部分１１０の断面図である。図２に示されるように、絶縁層１２８の上面は、除去されており、そのために、トランジスタ１２２Ｐの上面が、露出している。一実施形態においては、絶縁層１２８の上部を除去するために、ポスト化学的機械的研磨（ＰＣＭＰ）プロセスが、実行される。
図３は、図２に示される半導体デバイス１００の周辺部分１１０の次の処理ステップにおける断面図である。図３に示される図面においては、フォトレジスト材料３１０が、トランジスタ１２２Ｐの中の１つの上に配置されている。所望の領域にだけ追加的金属ルーティングを形成するために、フォトレジスト材料３１０は、半導体デバイス１００のさらにエッチングされることのない部分上に、例えば、選択されたトランジスタ１２２Ｐ上に、配置されてもよい。
図４は、図３に示される半導体デバイス１００の周辺部分１１０の次の処理ステップにおける断面図である。図４に示されるように、窒化物キャップ１２６Ａの上部は、例えば、選択的エッチングプロセスによって、すでに除去されている。一実施形態においては、窒化物キャップ１２６Ａは、厚さが約１，０００〜１，５００オングストロームの範囲にある。別の実施形態においては、窒化物キャップ１２６Ａは、厚さが約１，５００オングストロームである。一実施形態においては、窒化物キャップ１２６Ａの部分を除去するために、酸化物に対して窒化物を選択的にエッチングすることが、周辺部分１１０上において実行される。一実施形態においては、約１００〜１，０００オングストロームの窒化物キャップ１２６Ａが、エッチバックされる。一実施形態においては、約５００オングストロームの窒化物キャップ１２６Ａが、エッチバックされる。
図５は、図４に示される半導体デバイス１００の周辺部分１１０の次の処理ステップにおける断面図である。図５に示されるように、フォトレジスト３１０は、この分野において知られている何らかの適切なプロセスを用いて、すでに除去されており、金属膜５１０が、周辺部分１１０の露出した表面上に堆積されている。一実施形態においては、金属膜５１０は、タングステンからなる。別の実施形態においては、金属膜５１０は、その他の適切な導電材料を含んでもよい。
図６は、図５に示される半導体デバイス１００の周辺部分１１０の次の処理ステップにおける断面図である。図６に示されるように、金属層５１０は、例えば、エッチングまたはＣＭＰによって、部分的に除去されており、窒化物キャップ１２６Ａのエッチングによって除去された部分に金属膜を成膜することによって形成された金属ランナー（ｒｕｎｎｅｒ）６１０（ここでは、"付加的金属ルーティング６１０"とも呼ばれる）だけが残されたままである。この時点において、金属ランナー６１０は、付加的金属ルーティングを半導体デバイスに提供するのに使用されてもよい。例えば、トランジスタの所望の部分を電気的に結合するために、付加的金属ルーティングとその下にあるトランジスタとの間のコンタクトが、形成されてもよい。そのようなルーティングは、これまでは、１つかまたはより上部の金属層によって達成されたため、この付加的金属ルーティング６１０によって、上部の金属層の間隔は、ゆとりのあるものとなる。
図７は、図６の断面Ａ−Ａに沿った半導体デバイス１００の周辺部分１１０の断面図である。図７に示されるように、金属ランナー６１０は、図３〜図６を参照して上述したように、選択的に成膜される。したがって、金属ランナー６１０は、半導体デバイス１００の様々な部分を接続するようにパターン化されてもよい。
図８は、トランジスタ（トランジスタの細部は図８には示されない）の窒化物キャップの凹部に配置された付加的金属ルーティング８１０を有する半導体デバイスの例としての周辺部分８００の断面図である。図８の実施形態においては、メタライゼーション層８２０が、コンタクト８３０を介して、金属ランナー８１０に選択的に結合される。従来技術による実施形態においては、ルーティングは、主として、メタライゼーション層８２０において達成される。しかしながら、大きなルーティングニーズを有する半導体デバイスにおいては、メタライゼーション層８２０は、ピッチが緻密なものとなり、そのために、加工するのが難しくなることがある。付加的金属ルーティング８１０を付加することによって、メタライゼーション層８２０は、メタライゼーション層８２０における金属ルーティングを減少させるために、コンタクト８３０を金属ランナー８１０へ下ろすことができる。したがって、付加的金属ルーティング８１０およびコンタクト８３０を適切にパターンニングすることによって、周辺部分８００は、コンタクトを金属ランナー８１０へ下ろし、その金属ランナー８１０を所望の場所に配設し、そして、その所望の場所に別のコンタクトをその金属ランナー８１０と接続するために下ろすことで、メタライゼーション層８２０における金属ルーティングを減少させることにより、改善されたルーティング密度を有することができる。
図９は、トランジスタ（トランジスタの細部は図８には示されない）の窒化物キャップの凹部に配置された付加的金属ランナー８１０を有する半導体デバイスのさらなる例としての周辺部分９００の断面図である。当業者には理解できるように、半導体デバイスにおける大きな拡散抵抗は、一般的には、拡散可能な領域全体に金属を配置することによって、減少させられる。この技術は、ストラッピング（ｓｔｒａｐｐｉｎｇ）として知られており、多くの場合、平行金属パスを主金属パスに接続することによって達成される。図９において、コンタクト層８３０は、例えば埋め込みデジット線を備えてもよい層１２５に平行に付加的金属ルーティング８２０が配置されるように、複数の金属ランナー８１０を跨ぐ。この実施形態においては、層１２５におけるルーティングの抵抗を減少させるために、金属ランナー８１０は、２つかまたはそれ以上の場所において、層１２５に結合されてもよい。
半導体デバイスの周辺部分に関してここで説明されたが、追加的金属ルーティングは、半導体デバイスのアレイ部分に存在するトランジスタの窒化物キャップ内に埋め込まれてもよい。したがって、付加的金属ルーティングは、ここで説明されたシステムおよび方法に基づいて、半導体デバイスの任意の部分において実施されてもよい。
これまでに記述されたことは、本発明の特定の実施形態を詳細に説明するものである。しかしながら、これまでに記述されたことがどんなに詳細に説明されたとしても、本発明は、様々な形で実施されてもよいことがわかるはずである。また、上述したように、本発明のある種の機能または側面を説明するときに特定の用語が使用されたことは、その用語に関連する本発明の機能または側面のいずれかの特定の特徴を含むように制限されるようにその用語がここで再定義されることを意味すると解釈されるべきではないことに注意されたい。したがって、本発明の範囲は、添付の特許請求の範囲とそれに均等なものとに基づいて解釈されるべきである。
Claims (21)
- メモリーアレイおよび周辺アレイを備えた半導体デバイス中に付加的金属ルーティングを形成する方法であって、
前記メモリーアレイおよび前記周辺アレイのうちの少なくとも一方における複数のトランジスタを形成するステップであって、窒化物キャップが前記トランジスタのそれぞれの上方に形成される、ステップと、
選択された前記窒化物キャップの一部分をエッチングして、前記窒化物キャップ中に、前記窒化物キャップの幅に等しい幅を有する空洞を画定するステップであって、前記エッチングは、前記空洞と前記トランジスタとの間に前記窒化物キャップの残存部分が残るように行なわれる、ステップと、
前記選択された窒化物キャップの前記エッチングによって除去された部分である前記空洞中に金属膜を堆積して、前記付加的金属ルーティングを形成するステップであって、前記付加的金属ルーティングは、前記窒化物キャップの前記残存部分によって前記トランジスタから絶縁される、ステップと、
を備えた方法。 - 前記エッチングするステップによってエッチングされるべきではない前記周辺アレイのトランジスタの一部分をマスクするステップをさらに備えた請求項１に記載の方法。
- 前記周辺アレイのトランジスタ上に、金属ルーティングを含む金属層を形成するステップをさらに備え、前記金属ルーティングの一部分が前記付加的金属ルーティングに電気的に接触する請求項１に記載の方法。
- 前記金属膜がタングステンからなる請求項１に記載の方法。
- 前記付加的金属ルーティングが、前記周辺アレイのトランジスタのうちの少なくとも１つのトランジスタの埋め込みデジット線に平行である請求項２に記載の方法。
- 前記付加的金属ルーティングが、前記埋め込みデジット線の少なくとも２つの部分に電気的に結合される請求項５に記載の方法。
- 前記窒化物キャップのそれぞれが、１，５００オングストロームの厚さを有する請求項１に記載の方法。
- 前記エッチングするステップが、前記選択された窒化物キャップを５００オングストロームの深さだけ凹ませて前記空洞を形成する請求項７に記載の方法。
- 前記エッチングするステップが、前記選択された窒化物キャップを１００〜１，０００オングストロームの範囲の深さだけ凹ませて前記空洞を形成する請求項７に記載の方法。
- 前記付加的金属ルーティングが、前記金属ルーティングの２つの部分に電気的に接続されることで、前記２つの部分間にジャンパーを形成する請求項３に記載の方法。
- 前記半導体デバイスがＤＲＡＭを構成する請求項１に記載の方法。
- 半導体デバイスであって、
上面を有する半導体基板と、
前記半導体基板上に形成された複数の電子デバイスであって、前記複数の電子デバイスが少なくとも複数のトランジスタを含み、前記複数のトランジスタが、前記基板の前記上面の上方に延びるゲートスタックを含む、複数の電子デバイスと、
前記複数のトランジスタの前記ゲートスタックを相互接続するゲート導電体であって、前記ゲート導電体が保護分離構造によって取り囲まれている、ゲート導電体と、
前記基板、前記複数の電子デバイス、および、前記ゲート導電体を覆うグローバル絶縁層と、
複数の導電性要素を有する少なくとも１つの導電体層であって、前記複数の導電性要素は、前記複数の電子デバイスのうちの選択された電子デバイスを相互接続するように、前記少なくとも１つの導電体層中に形成され、前記導電体層は、前記複数の電子デバイスの上方に配置されるように前記グローバル絶縁層中に形成されている、少なくとも１つの導電体層と、
前記保護分離構造中に画定された、前記保護分離構造の幅に等しい幅を有する空洞の中に、前記空洞と前記ゲート導電体との間にある前記保護分離構造によって前記ゲート導電体から絶縁されるように形成された複数の補足的導電性要素であって、前記複数の補足的導電性要素は、前記少なくとも１つの導電体層における前記導電性要素の密度を増大させることなく前記複数の電子デバイス間の付加的な相互接続を提供するように、前記複数の導電性要素に選択的に結合されている、複数の補足的導電性要素と、
を備えた半導体デバイス。 - 前記導電性要素が、１つかまたはそれ以上の金属からなる請求項１２に記載の半導体デバイス。
- 前記保護分離構造が、窒化物材料からなる請求項１２に記載の半導体デバイス。
- 前記補足的導電性要素が、１つかまたはそれ以上の金属からなる請求項１２に記載の半導体デバイス。
- 前記補足的導電性要素が、前記少なくとも１つの導電体層における前記導電性要素間にジャンパーを形成している請求項１２に記載の半導体デバイス。
- 前記補足的導電性要素の少なくとも一部分が、前記複数のトランジスタのうちの少なくとも１つのトランジスタの埋め込みデジット線に平行である請求項１２に記載の半導体デバイス。
- 前記補足的導電性要素の前記少なくとも一部分が、前記埋め込みデジット線の少なくとも２つの部分に電気的に結合されている請求項１７に記載の半導体デバイス。
- 前記保護分離構造が、１，５００オングストロームの厚さを有する請求項１２に記載の半導体デバイス。
- 前記保護分離構造が、１００〜１，０００オングストロームの範囲の深さだけ凹まされて前記空洞が形成されており、前記補足的導電性要素が前記空洞の中に形成されている請求項１９に記載の半導体デバイス。
- 前記半導体デバイスがＤＲＡＭを構成する請求項１２に記載の半導体デバイス。
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| US5893734A (en) * | 1998-09-14 | 1999-04-13 | Vanguard International Semiconductor Corporation | Method for fabricating capacitor-under-bit line (CUB) dynamic random access memory (DRAM) using tungsten landing plug contacts |
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| US6281059B1 (en) * | 2000-05-11 | 2001-08-28 | Worldwide Semiconductor Manufacturing Corp. | Method of doing ESD protective device ion implant without additional photo mask |
| JP4149644B2 (ja) * | 2000-08-11 | 2008-09-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| US6794281B2 (en) * | 2002-05-20 | 2004-09-21 | Freescale Semiconductor, Inc. | Dual metal gate transistors for CMOS process |
| US7355880B1 (en) * | 2003-04-16 | 2008-04-08 | Cypress Semiconductor Corporation | Soft error resistant memory cell and method of manufacture |
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