JP5252350B2 - 半導体デバイスにおいて付加的金属ルーティングを形成するためのシステムおよび方法 - Google Patents
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Description
本発明は、半導体デバイスを製造する方法に関し、より詳細には、半導体デバイスのゲート部分において追加的金属ルーティングを提供する方法に関する。
実装されたDRAMメモリーと高速ロジック回路のようなその他のコンポーネントとを単一チップ上に組み合わせることは、しばしば、有益なことである。多くの実施形態において、DRAMメモリーコンポーネントは、半導体デバイスの中央アレイ部分に製造され、ロジック回路は、半導体デバイスの周辺部分に製造される。実施形態によっては、メモリーとロジックコンポーネントとを単一メモリーデバイス上または単一チップ上に組み込むと、より速い速度が達成され、帯域幅問題および容量問題が、軽減される。
ンタクトと、を備える。
のよく知られている方法の中のいずれかによって加工されたいくつかの層を備える。例としてのトランジスタ122Aおよび122Pにおいては、例えば二酸化ケイ素からなるゲート酸化物層123が、基板102上に形成される。層124が、ゲート酸化物層123上に形成されてもよい。一実施形態においては、層124は、ドープトポリシリコンからなり、その層124は、アレイトランジスタ122Aのためのワード線を提供する。例としての図1においては、層125が、層124上に形成される。一実施形態においては、層125は、タングステン、窒化タングステン、または、ケイ化タングステンからなる。図1の実施形態においては、キャップ126が、層125上に形成される。一実施形態においては、キャップ126は、窒化ケイ素のような窒化材料からなる。図1の実施形態においては、トランジスタ122Aおよび122Pは、それらの側面を、窒化ケイ素スペーサー127によって取り囲まれる。例としてのトランジスタ122Aおよび122Pは、絶縁層128によって覆われる。一実施形態においては、絶縁層128は、リンホウ素シリケートガラス(borophosphosilicate glass : BPSG)、リンシリケートガラス(phosphosilicate glass : PSG)、または、二酸化ケイ素からなる。
Claims (21)
- メモリーアレイおよび周辺アレイを備えた半導体デバイス中に付加的金属ルーティングを形成する方法であって、
前記メモリーアレイおよび前記周辺アレイのうちの少なくとも一方における複数のトランジスタを形成するステップであって、窒化物キャップが前記トランジスタのそれぞれの上方に形成される、ステップと、
選択された前記窒化物キャップの一部分をエッチングして、前記窒化物キャップ中に、前記窒化物キャップの幅に等しい幅を有する空洞を画定するステップであって、前記エッチングは、前記空洞と前記トランジスタとの間に前記窒化物キャップの残存部分が残るように行なわれる、ステップと、
前記選択された窒化物キャップの前記エッチングによって除去された部分である前記空洞中に金属膜を堆積して、前記付加的金属ルーティングを形成するステップであって、前記付加的金属ルーティングは、前記窒化物キャップの前記残存部分によって前記トランジスタから絶縁される、ステップと、
を備えた方法。 - 前記エッチングするステップによってエッチングされるべきではない前記周辺アレイのトランジスタの一部分をマスクするステップをさらに備えた請求項1に記載の方法。
- 前記周辺アレイのトランジスタ上に、金属ルーティングを含む金属層を形成するステップをさらに備え、前記金属ルーティングの一部分が前記付加的金属ルーティングに電気的に接触する請求項1に記載の方法。
- 前記金属膜がタングステンからなる請求項1に記載の方法。
- 前記付加的金属ルーティングが、前記周辺アレイのトランジスタのうちの少なくとも1つのトランジスタの埋め込みデジット線に平行である請求項2に記載の方法。
- 前記付加的金属ルーティングが、前記埋め込みデジット線の少なくとも2つの部分に電気的に結合される請求項5に記載の方法。
- 前記窒化物キャップのそれぞれが、1,500オングストロームの厚さを有する請求項1に記載の方法。
- 前記エッチングするステップが、前記選択された窒化物キャップを500オングストロームの深さだけ凹ませて前記空洞を形成する請求項7に記載の方法。
- 前記エッチングするステップが、前記選択された窒化物キャップを100〜1,000オングストロームの範囲の深さだけ凹ませて前記空洞を形成する請求項7に記載の方法。
- 前記付加的金属ルーティングが、前記金属ルーティングの2つの部分に電気的に接続されることで、前記2つの部分間にジャンパーを形成する請求項3に記載の方法。
- 前記半導体デバイスがDRAMを構成する請求項1に記載の方法。
- 半導体デバイスであって、
上面を有する半導体基板と、
前記半導体基板上に形成された複数の電子デバイスであって、前記複数の電子デバイスが少なくとも複数のトランジスタを含み、前記複数のトランジスタが、前記基板の前記上面の上方に延びるゲートスタックを含む、複数の電子デバイスと、
前記複数のトランジスタの前記ゲートスタックを相互接続するゲート導電体であって、前記ゲート導電体が保護分離構造によって取り囲まれている、ゲート導電体と、
前記基板、前記複数の電子デバイス、および、前記ゲート導電体を覆うグローバル絶縁層と、
複数の導電性要素を有する少なくとも1つの導電体層であって、前記複数の導電性要素は、前記複数の電子デバイスのうちの選択された電子デバイスを相互接続するように、前記少なくとも1つの導電体層中に形成され、前記導電体層は、前記複数の電子デバイスの上方に配置されるように前記グローバル絶縁層中に形成されている、少なくとも1つの導電体層と、
前記保護分離構造中に画定された、前記保護分離構造の幅に等しい幅を有する空洞の中に、前記空洞と前記ゲート導電体との間にある前記保護分離構造によって前記ゲート導電体から絶縁されるように形成された複数の補足的導電性要素であって、前記複数の補足的導電性要素は、前記少なくとも1つの導電体層における前記導電性要素の密度を増大させることなく前記複数の電子デバイス間の付加的な相互接続を提供するように、前記複数の導電性要素に選択的に結合されている、複数の補足的導電性要素と、
を備えた半導体デバイス。 - 前記導電性要素が、1つかまたはそれ以上の金属からなる請求項12に記載の半導体デバイス。
- 前記保護分離構造が、窒化物材料からなる請求項12に記載の半導体デバイス。
- 前記補足的導電性要素が、1つかまたはそれ以上の金属からなる請求項12に記載の半導体デバイス。
- 前記補足的導電性要素が、前記少なくとも1つの導電体層における前記導電性要素間にジャンパーを形成している請求項12に記載の半導体デバイス。
- 前記補足的導電性要素の少なくとも一部分が、前記複数のトランジスタのうちの少なくとも1つのトランジスタの埋め込みデジット線に平行である請求項12に記載の半導体デバイス。
- 前記補足的導電性要素の前記少なくとも一部分が、前記埋め込みデジット線の少なくとも2つの部分に電気的に結合されている請求項17に記載の半導体デバイス。
- 前記保護分離構造が、1,500オングストロームの厚さを有する請求項12に記載の半導体デバイス。
- 前記保護分離構造が、100〜1,000オングストロームの範囲の深さだけ凹まされて前記空洞が形成されており、前記補足的導電性要素が前記空洞の中に形成されている請求項19に記載の半導体デバイス。
- 前記半導体デバイスがDRAMを構成する請求項12に記載の半導体デバイス。
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