KR100372635B1 - 반도체장치의 배선연결부 구조 및 그 형성방법 - Google Patents

반도체장치의 배선연결부 구조 및 그 형성방법 Download PDF

Info

Publication number
KR100372635B1
KR100372635B1 KR10-2000-0043202A KR20000043202A KR100372635B1 KR 100372635 B1 KR100372635 B1 KR 100372635B1 KR 20000043202 A KR20000043202 A KR 20000043202A KR 100372635 B1 KR100372635 B1 KR 100372635B1
Authority
KR
South Korea
Prior art keywords
plug
insulating layer
contact hole
contact
conductive
Prior art date
Application number
KR10-2000-0043202A
Other languages
English (en)
Other versions
KR20020009770A (ko
Inventor
좌승희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2000-0043202A priority Critical patent/KR100372635B1/ko
Publication of KR20020009770A publication Critical patent/KR20020009770A/ko
Application granted granted Critical
Publication of KR100372635B1 publication Critical patent/KR100372635B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

본 발명은 반도체장치의 배선연결부 구조 및 그 형성방법에 관한 것으로, 특히, 하부층과 상부층에 형성되는 하부배선/상부배선 또는 기판의 불순물 확산영역/배선간의 연결을 위한 하부 플러그와 상부 플러그를 접촉시키는데 있어서 하부 플러그의 상부 표면에 홈을 형성하여 플러그간의 접촉면적을 증가시키므로 접촉저항을 감소시켜 반도체장치의 초고속동작을 용이하게 하도록 한 반도체장치의 콘택부 및 그 형성방법에 관한 것이다. 본 발명에 따른 반도체장치의 배선연결부 구조는 제 1 도전층이 형성된 반도체 기판과, 상기 기판상에 형성된 제 1 절연층과, 상기 제 1 절연층을 관통하고 상기 제 1 도전층과 직접 접촉하며 상부 표면에 소정 형태의 프로파일을 갖는 홈이 형성된 도전성 제 1 플러그와, 상기 제 1 플러그의 상부 표면 일부를 덮으며 상기 제 1 절연층 상에 형성된 제 2 절연층과, 상기 제 2 절연층을 관통하며 상기 제 1 플러그의 상부 표면과 직접 접촉하는 도전성 제 2 플러그를 포함하여 이루어진다. 바람직하게, 상기 프로파일은 수직 또는 경사진 것 중 어느 하나의 형태를 가지며, 상기 제 2 플러그의 하부 직경은 상기 제 1 플러그의 상부 직경보다 작다.

Description

반도체장치의 배선연결부 구조 및 그 형성방법{Interconnections in semiconductor devices and fabricating method thereof}
본 발명은 반도체장치의 배선연결부 구조 및 그 형성방법에 관한 것으로, 특히, 하부층과 상부층에 형성되는 하부배선/상부배선 또는 기판의 불순물 확산영역/배선간의 연결을 위한 하부 플러그와 상부 플러그를 접촉시키는데 있어서 하부 플러그의 상부 표면에 홈을 형성하여 플러그간의 접촉면적을 증가시키므로 접촉저항을 감소시켜 반도체장치의 초고속동작을 용이하게 하도록 한 반도체장치의 배선연결부 구조 및 그 형성방법에 관한 것이다.
반도체장치의 집적도가 증가함에 따라, 다수개의 콘택홀에 플러그들을 각각 형성하여 배선등의 도전층들을 상호 전기적으로 연결하는 경우, 셀의 크기가 작아짐에 따라 콘택홀의 직경 또한 축소되어 플러그간의 계면에서의 콘택저항이 기하급수적으로 증가하게 된다. 이와 같이 증가된 콘택저항은 초고속으로 동작하는 소자제작을 곤란하게 하고, 또한, 작아진 콘택홀의 싸이즈 때문에 하부 콘택홀과 상부 콘택홀간의 마스크공정에서의 정렬마진도 작아지며 이를 해결하기 위하여 콘택홀의 직경을 크게하면 층간단락이 유발될 염려가 있다.
도 1은 종래 기술에 따른 반도체장치의 배선연결부 단면도이다.
도 1을 참조하면, 메모리소자의 소스/드레인으로 사용되는 제 2 도전형 불순물 확산영역(11)이 형성된 반도체기판인 제 1 도전형 실리콘 기판(10)상에 산화막 등의 절연물질로 이루어진 제 1 층간절연층(12)이 형성되어 있다.
제 1 층간절연층(12)에는 상기 실리콘기판(10)의 불순물 확산영역(11)과 접촉하며 상부 표면이 노출된 도전성 제 1 플러그(13)가 제 1 층간절연층(12)을 관통하며 형성되어 있다.
제 1 층간절연층(12) 상에는 제 1 플러그(13)와 중첩되지 않도록 도핑된 폴리실리콘(14)/실리사이드(15)/아크층(16)/비트라인 스페이서(17) 등으로 이루어진 비트라인이 형성되어 있다.
그리고, 비트라인을 포함하는 제 1 층간절연층(12) 상에 제 2 층간절연층(18)이 형성되어 있으며, 제 2 층간절연층(18)에는 제 1 플러그(13)와 접촉하며 제 2 층간절연층(18)을 관통하는 도전성 제 2 플러그(19)가 형성되어 있다.
이때, 제 2 플러그(19)의 하부는 제 1 플러그(13)의 상부와 접촉하는 면적이 소자가 더욱 작아짐에 따라 감소하고, 일반적으로 제 2 플러그(19)의 하부면이 제 1 플러그(13)의 상부면보다 좁게 형성되어 제 2 플러그(19)와 제 1 플러그(13)의 계면에서의 접촉저항이 증가하게 된다.
도 2는 종래 기술에 따른 반도체장치의 배선연결부의 하부 플러그 및 상부 콘택홀 단면도이다.
도 2를 참조하면, 메모리소자의 소스/드레인으로 사용되는 제 2 도전형 불순물 확산영역(21)이 형성된 반도체기판인 제 1 도전형 실리콘 기판(20)상에 산화막 등의 절연물질로 이루어진 제 1 층간절연층(22)이 형성되어 있다. 이때, 도면부호 20과 21은 기판상에 형성된 하부배선일 수 있다. 즉, 기판(20)은 불순물 확산영역이 형성된 반도체기판이거나, 또는, 하부배선일 수 있다.
제 1 층간절연층(22)에는 상기 실리콘기판(20)의 불순물 확산영역(21)과 접촉하며 상부 표면이 노출된 도전성 제 1 플러그(23)가 제 1 층간절연층(22)을 관통하며 형성되어 있다. 이때, 제 1 플러그(23)는 제 1 층간절연층(22)의 소정부위를 포토리쏘그래피로 제거하여 제 1 콘택홀을 형성한 다음, 제 1 콘택홀만을 충전하는 텅스텐 등의 도전성 물질로 형성한다.
제 1 층간절연층(22) 상에는 제 1 플러그(23)와 중첩되지 않도록 도핑된 폴리실리콘/실리사이드/아크층/비트라인 스페이서 등으로 이루어진 비트라인(도시안함)이 형성될 수 있다.
그리고, 제 1 층간절연층(22) 상에 산화막 등의 절연물질로 제 2 층간절연층(24)이 형성되어 있으며, 제 2 층간절연층(24)에는 제 1 플러그(23)와 접촉하며 제 2 층간절연층(24)을 관통하는 도전성 제 2 플러그(도시안함)가 형성될 제 2 콘택홀(H1)이 형성되어 있다. 이때, 제 2 콘택홀(H1)은 제 1 플러그(23)의 상부 표면을 노출시키도록 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 제 2 층간절연층(24)의 소정 부위를 제거하여 형성한다.
이때, 제 2 콘택홀(H1)에 의하여 노출된 제 1 플러그(23)의 상부 표면은 전기적 단락, 콘택홀 정렬마진 등의 공정상 이유로 본래의 제 1 플러그(23) 상부 표면적보다 감소하게 되어, 이후 형성되는 제 2 플러그(도시안함)와의 접촉면적이 감소하여 플러그들간의 콘택저항이 크게 증가하게 된다.
그러나, 상술한 종래 기술에 따른 반도체장치의 배선연결부 및 그 형성방법은 서로 다른 층에 형성된 플러그들간의 계면에서의 콘택저항이 기하급수적으로 증가하게 되어 증가된 콘택저항은 초고속으로 동작하는 소자제작을 곤란하게 하고, 또한, 작아진 콘택홀의 싸이즈 때문에 하부 콘택홀과 상부 콘택홀간의 마스크공정에서의 정렬마진도 작아지며 이를 해결하기 위하여 콘택홀의 직경을 크게하면 층간단락이 유발될 염려가 있는 문제점이 있다.
따라서, 본 발명의 목적은 하부층과 상부층에 형성되는 하부배선/상부배선 또는 기판의 불순물 확산영역/배선간의 연결을 위한 하부 플러그와 상부 플러그를 접촉시키는데 있어서 하부 플러그의 상부 표면에 홈을 형성하여 플러그간의 접촉면적을 증가시키므로 접촉저항을 감소시켜 반도체장치의 초고속동작을 용이하게 하도록 한 반도체장치의 배선연결부 구조 및 그 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체장치의 배선연결부 구조는,제 1 도전층이 형성된 반도체 기판과,상기 기판상에 형성된 제 1 절연층과, 상기 제 1 절연층을 관통하고 상기 제 1 도전층과 직접 접촉하며 상부 표면에 소정의 크기를 갖는 콘택홀이 형성된 도전성 제 1 플러그와,상기 제 1 절연층 상에 형성되며 상기 제 1 플러그의 상부에 형성된 콘택홀의 크기와 동일한 크기의 콘택홀이 형성된 제 2 절연층과,상기 제 1 플러그의 콘택홀 및 상기 제 2 절연층의 콘택홀에 형성된 제 2 플러그를 포함하여 이루어진 것을 특징으로 한다.상기 목적을 달성하기 위한, 본 발명에 의한 반도체장치의 배선연결부의 형성방법은,제 1 도전층이 형성된 실리콘 기판 위에 제 1 절연층을 형성하는 단계;상기 제 1 도전층의 상부가 일부 노출되도록 상기 제 1 절연층을 식각하여 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀 내부가 매립되도록 도전성 물질을 증착하여 제 1 플러그를 형성하는 단계;상기 구조물 위에 제 2 절연층을 형성하는 단계;상기 구조물 위에 제 2 플러그를 형성하기 위한 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의해 상기 제 2 절연층의 소정 부분을 완전 식각 한 후 상기 제 1 플러그를 소정의 깊이로 식각하여 제 2 콘택홀을 형성하는 단계; 및상기 구조물 위에 도전성 물질을 증착하여 제 2 플러그를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래 기술에 따른 반도체장치의 배선연결부 단면도
도 2는 종래 기술에 따른 반도체장치의 배선연결부의 하부 플러그 및 상부 콘택홀 단면도
도 3은 본 발명의 제 1 실시예에 따른 반도체장치의 배선연결부의 하부 플러그 및 상부 콘택홀 단면도
도 4는 본 발명의 제 2 실시예에 따른 반도체장치의 배선연결부의 하부 플러그 및 상부 콘택홀 단면도
도 5는 본 발명에 따른 반도체장치의 비트라인 콘택부의 단면도
도 6은 본 발명에 따른 반도체장치의 스토리지노드 콘택부의 단면도
본 발명은 서로 다른 층에 위치하는 콘택홀에 형성되는 플러그들간의 접촉면적을 물리적으로 증가시켜 고집적 반도체장치에서 적어도 두 개이상의 플러그를 연결시키는 배선연결부에서의 콘택저항을 감소시키기 위한 것이다. 즉, 두 개의 콘택홀을 통하여 플러그들을 상호 전기적으로 연결할 경우, 본 발명에서는 하부 콘택홀에 형성되는 하부 플러그의 상부 표면에 홈을 형성하여 이에 연결되는 상부 플럭와의 접촉면적을 증가시키는 구조 및 형성방법을 채용한다.
본 발명에서는, 종래의 기술과 달리, 상부 콘택홀을 하부 콘택홀에 형성된 하부 플러그에 연결하는 단계에서, 산화막 등의 절연막으로 이루어진 층간절연층을 식각하여 상부 콘택홀을 형성한 다음, 이를 식각마스크로 이용하여 하부 플러그의 노출된 부위를 식각하여 하부 플러그 상부 표면적을 증가시켜 이후 형성되는 상부 플러그와의 접촉 계면의 접촉저항을 감소시킨다.
또한, 본 발명에서는 플러그간의 접촉면적이 증가되므로 상부 콘택홀의 직격을 감소시킬 수 있으므로 상부 콘택홀과 하부 콘택홀간의 자기정렬마진(self-alignment margin)을 더욱 확보할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 반도체장치의 배선연결부의 하부 플러그 및 상부 콘택홀 단면도이다.
도 3을 참조하면, 메모리소자의 소스/드레인으로 사용되는 제 2 도전형 불순물 확산영역(31)이 형성된 반도체기판인 제 1 도전형 실리콘 기판(30)상에 산화막 등의 절연물질로 이루어진 제 1 층간절연층(32)이 형성되어 있다. 이때, 도면부호 30과 31은 기판상에 형성된 하부배선일 수 있다. 즉, 기판(30)은 불순물 확산영역이 형성된 반도체기판이거나, 또는, 하부배선일 수 있다.
제 1 층간절연층(32)에는 상기 실리콘기판(30)의 불순물 확산영역(31)과 접촉하며 상부 표면이 노출된 도전성 하부 플러그(33)가 제 1 층간절연층(32)을 관통하며 형성되어 있고, 하부 플러그(33)의 상부 표면에는 수직프로파일을 갖는 홈(P1)이 형성되어 있다. 이때, 하부 플러그(33)는 제 1 층간절연층(32)의 소정부위를 포토리쏘그래피로 제거하여 제 1 콘택홀을 형성한 다음, 제 1 콘택홀만을 충전하는 텅스텐 등의 도전성 물질로 형성한다. 즉, 건식식각 등의 비등방성식각을 이용하는 포토리쏘그래피로 제 1 층간절연층(32)의 소정 부위를 제거하여 불순물 확산영역(31)의 표면을 노출시키는 제 1 콘택홀을 형성한 다음, 제 1 콘택홀을 매립하도록 충분한 두께의 도전층을 제 1 층간절연층(32)상에 형성한 후, 반응성이온 식각 등의 비등방성 식각으로 도전층의 전면에 에치백 등을 실시하여 제 1 콘택홀내에만 도전층을 잔류시켜 잔류한 도전층으로 이루어진 하부 플러그(33)를 형성하고 제 1 층간절연층(32)의 표면을 노출시킨다.
그리고, 제 1 층간절연층(32) 상에는 도핑된 폴리실리콘/실리사이드/아크층/비트라인 스페이서 등으로 이루어진 비트라인(도시안함)이 형성될 수 있다.
그리고, 제 1 층간절연층(32) 상에 산화막 등의 절연물질로 제 2 층간절연층(34)이 형성되어 있으며, 제 2 층간절연층(34)에는 하부 플러그(33)와 접촉하며 제 2 층간절연층(28)을 관통하는 도전성 상부 플러그(도시안함)가 형성될 제 2 콘택홀(H2)이 형성되어 있다. 이때, 제 2 콘택홀(H2)은 그 직경이 하부 플러그(33)의 직경보다 작으며 하부 플러그(33)의 상부 표면을 노출시키도록 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 제 2 층간절연층(34)의 소정 부위를 제거하여 형성한다.
그리고, 상기한 바와 같이, 하부 플러그(33)의 상부 표면에 홈(P1)을 형성하기 위하여 제 2 콘택홀(H2)에 의하여 노출된 하부 플러그(33)의 상부 표면을 제 2 층간절연층(34)을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 소정 깊이만큼 제거한다.
따라서, 제 1 콘택홀 보다 제 2 콘택홀(H2)의 직경이 작으므로 상호간의 정렬마진이 증가하고, 하부 플러그(33)와 제 3 콘택홀(H2)에 형성될 상부 플러그와의 접촉면적이 크게 증가한다.
도 4는 본 발명의 제 2 실시예에 따른 반도체장치의 배선연결부의 하부 플러그 및 상부 콘택홀 단면도이다.
도 4를 참조하면, 메모리소자의 소스/드레인으로 사용되는 제 2 도전형 불순물 확산영역(41)이 형성된 반도체기판인 제 1 도전형 실리콘 기판(40)상에 산화막 등의 절연물질로 이루어진 제 1 층간절연층(42)이 형성되어 있다. 이때, 도면부호 40과 41은 기판상에 형성된 하부배선일 수 있다. 즉, 기판(40)은 불순물 확산영역이 형성된 반도체기판이거나, 또는, 하부배선일 수 있다.
제 1 층간절연층(42)에는 상기 실리콘기판(40)의 불순물 확산영역(41)과 접촉하며 상부 표면이 노출된 도전성 하부 플러그(43)가 제 1 층간절연층(42)을 관통하며 형성되어 있고, 하부 플러그(43)의 상부 표면에는 경사 프로파일을 갖는 홈(P2)이 형성되어 있다. 이때, 하부 플러그(43)는 제 1 층간절연층(42)의 소정부위를 포토리쏘그래피로 제거하여 하부 콘택홀을 형성한 다음, 하부 콘택홀만을 충전하는 텅스텐 등의 도전성 물질로 형성한다. 즉, 건식식각 등의 비등방성식각을 이용하는 포토리쏘그래피로 제 1 층간절연층(42)의 소정 부위를 제거하여 불순물 확산영역(41)의 표면을 노출시키는 하부 콘택홀을 형성한 다음, 하부 콘택홀을 매립하도록 충분한 두께의 도전층을 제 1 층간절연층(42)상에 형성한 후, 반응성이온 식각 등의 비등방성 식각으로 도전층의 전면에 에치백 등을 실시하여 제 1 콘택홀내에만 도전층을 잔류시켜 잔류한 도전층으로 이루어진 하부 플러그(43)를 형성하고 제 1 층간절연층(42)의 표면을 노출시킨다.
그리고, 제 1 층간절연층(42) 상에는 도핑된 폴리실리콘/실리사이드/아크층/비트라인 스페이서 등으로 이루어진 비트라인(도시안함)이 형성될 수 있다.
그리고, 제 1 층간절연층(42) 상에 산화막 등의 절연물질로 제 2 층간절연층(44)이형성되어 있으며, 제 2 층간절연층(44)에는 하부 플러그(43)와 접촉하며 제 2 층간절연층(48)을 관통하는 도전성 상부 플러그(도시안함)가 형성될 상부 콘택홀(H3)이 형성되어 있다. 이때, 상부 콘택홀(H3)은 그 직경이 하부 플러그(43)의 직경보다 작으며 하부 플러그(43)의 상부 표면을 부분적으로 노출시키도록 건식식각 등의 비등방성식각을 사용하는 포토리쏘그래피로 제 2 층간절연층(44)의 소정 부위를 제거하여 형성한다.
그리고, 상기한 바와 같이, 하부 플러그(43)의 상부 표면에 경사 프로파일을 갖는 홈(P2)을 형성하기 위하여 상부 콘택홀(H3)에 의하여 노출된 하부 플러그(43)의 상부 표면을 제 2 층간절연층(44)을 식각마스크로 이용하여 건식식각 등의 비등방성식각으로 소정 깊이만큼 경사지게 제거한다.
따라서, 하부 콘택홀 보다 상부 콘택홀(H3)의 직경이 작으므로 상호간의 정렬마진이 증가하고, 홈(P2)의 단면 프로파일이 경사지게 형성되었으므로 노출 표면적이 더욱 증가한 하부 플러그(44)와 상부 콘택홀(H3)에 형성될 상부 플러그와의 접촉면적이 크게 증가한다.
도 5는 본 발명에 따른 반도체장치의 비트라인 콘택부의 단면도이다.
도 5를 참조하면, 메모리소자의 소스/드레인으로 사용되는 제 2 도전형 불순물 확산영역(51)이 형성된 반도체기판인 제 1 도전형 실리콘 기판(50)상에 산화막 등의 절연물질로 이루어진 제 1 층간절연층(52)이 형성되어 있다.
제 1 층간절연층(52)에는 상기 실리콘기판(50)의 불순물 확산영역(51)과 접촉하며 상부 표면이 노출된 도전성 제 1 플러그(53)가 제 1 층간절연층(52)을 관통하며 형성되어 있다. 이때, 제 1 플러그(53)의 상부 표면에는 홈(P3)이 형성되어 제 2 플러그(55)와의 접촉면적이 증가한다.
그리고, 제 1 층간절연층(52) 상에 제 2 층간절연층(54)이 형성되어 있으며, 제 2 층간절연층(54)에는 제 1 플러그(53)와 접촉하며 제 2 층간절연층(54)을 관통하는 도전성 제 2 플러그(55)가 형성되어 있다.
이때, 제 1 플러그(53)의 상부 표면에 홈이 형성되어 제 2 플러그(55)와의 접촉면적이 증가되어 상호 접촉저항이 감소하여 소자의 고속동작을 가능하게 한다.
제 2 층간절연층(54) 상에는 제 2 플러그(55)와 접촉하며 도핑된 폴리실리콘/실리사이드/아크층/비트라인 스페이서 등으로 이루어진 비트라인(56)이 형성되어 있다.
도 6은 본 발명에 따른 반도체장치의 스토리지노드 콘택부의 단면도이다.
도 6을 참조하면, 메모리소자의 소스/드레인으로 사용되는 제 2 도전형 불순물 확산영역(61)이 형성된 반도체기판인 제 1 도전형 실리콘 기판(60)상에 산화막 등의 절연물질로 이루어진 제 1 층간절연층(62)이 형성되어 있다.
제 1 층간절연층(62)에는 상기 실리콘기판(60)의 불순물 확산영역(61)과 접촉하며 상부 표면이 노출된 도전성 제 1 플러그(63)가 제 1 층간절연층(62)을 관통하며 형성되어 있다. 이때, 제 1 플러그(63)의 상부 표면에는 홈이 형성되어 상부 표면적을 증가시킨다.
제 1 층간절연층(62) 상에는 비트라인과 제 1 플러그(63)와의 절연을 위하여 산화막 등으로 이루어진 제 2 층간절연층(64)이 형성되어 있다.
제 2 층간절연층(64) 상에는 제 1 플러그(63)와 중첩되지 않도록 도핑된 폴리실리콘/실리사이드/아크층/비트라인 스페이서 등으로 이루어진 비트라인(65)이 형성되어 있다.
그리고, 비트라인(65)을 포함하는 제 2 층간절연층(64) 상에 산화막 등의 절연물질로 이루어진 제 3 층간절연층(66)이 형성되어 있다.
그리고, 제 3 층간절연층(66)과 제 2 층간절연층(64)의 소정 부위를 관통하며 제 1 플러그(63)의 상부 표면과 접촉하는 제 2 플러그(67)가 형성되어 있다. 이때, 상기한 바와 같이 제 1 플러그(63)의 상부 표면에는 홈이 형성되어 제 2 플러그(67)와 접촉면적이 증가하여 접촉저항을 감소시키며, 제 2 플러그(67)의 직경이 제 1 플러그(63)의 직경보다 작으므로 이들이 형성되는 하부 콘택홀과 상부 콘택홀의 정렬마진이 증가된다.
도시되지는 않았지만, 제 2 플러그(67)는 COB(capacitor over bit line) 구조의 캐패시터의 스토리지전극과 연결되어 DRAM 등의 메모리 소자를 구성하게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체장치의 배선연결부 구조 및 그 형성방법은, 고집적 반도체소자의 상부 플러그와 하부 플러그의 접촉면적을 증가시켜 이들간의 접촉저항을 감소시켜 소자의 고속동작을 가능하게 하고, 증가된 접촉면적 만큼 콘택홀의 싸이즈를 감소시킬 수 있으므로 소자의 크기를 축소할 수 있으며, 또한, 상부 콘택 크기를 줄일 수 있으므로 층간 단락, 누설전류 등의 문제점을 개선하여 소자의 안정성을 확보하는 장점이 있다.

Claims (10)

  1. 제 1 도전층이 형성된 반도체 기판과, 상기 기판상에 형성된 제 1 절연층과,
    상기 제 1 절연층을 관통하고 상기 제 1 도전층과 직접 접촉하며 상부 표면에 소정의 크기를 갖는 콘택홀이 형성된 도전성 제 1 플러그와,
    상기 제 1 절연층 상에 형성되며 상기 제 1 플러그의 상부에 형성된 콘택홀의 크기와 동일한 크기의 콘택홀이 형성된 제 2 절연층과,
    상기 제 1 플러그의 콘택홀 및 상기 제 2 절연층의 콘택홀에 형성된 제 2 플러그를 포함하여 이루어진 반도체장치의 배선연결부 구조.
  2. 제 1 항에 있어서,
    상기 제 2 플러그와 접촉하며 상기 제 2 절연층상에 형성된 비트라인을 더 포함하여 이루어진 것이 특징인 반도체장치의 배선연결부 구조.
  3. 제 1 항에 있어서,
    상기 제 2 플러그 상부 표면과 접촉하며 상기 제 2 절연층 상에 형성된 캐패시터 스토리지전극노드를 더 포함하여 이루어진 것이 특징인 반도체장치의 배선연결부 구조.
  4. 제 1 항에 있어서,
    상기 프로파일은 수직 또는 경사진 것 중 어느 하나의 형태를 갖는 것이 특징인 반도체장치의 배선연결부 구조.
  5. 제 1 항에 있어서,
    상기 제 2 플러그의 하부 직경은 상기 제 1 플러그의 상부 직경보다 작은 것이 특징인 반도체장치의 배선연결부 구조.
  6. 제 1 도전층이 형성된 실리콘 기판 위에 제 1 절연층을 형성하는 단계;
    상기 제 1 도전층의 상부가 일부 노출되도록 상기 제 1 절연층을 식각하여 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀 내부가 매립되도록 도전성 물질을 증착하여 제 1 플러그를 형성하는 단계;
    상기 구조물 위에 제 2 절연층을 형성하는 단계;
    상기 구조물 위에 제 2 플러그를 형성하기 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 상기 제 2 절연층의 소정 부분을 완전 식각 한 후 상기 제 1 플러그를 소정의 깊이로 식각하여 제 2 콘택홀을 형성하는 단계; 및
    상기 구조물 위에 도전성 물질을 증착하여 제 2 플러그를 형성하는 단계를 포함하여 이루어진 반도체장치의 배선연결부 형성방법.
  7. 제 6 항에 있어서,
    상기 제 2 콘택홀의 하부 직경은 상기 제 1 콘택홀의 상부 직경보다 작게 형성하는 것이 특징인 반도체장치의 배선연결부 형성방법.
  8. 제 6 항에 있어서,
    상기 제 2 플러그와 접촉하도록 상기 제 2 절연층 상에 비트라인을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 배선연결부 형성방법.
  9. 제 6 항에 있어서,
    상기 제 2 플러그의 상부 표면과 접촉하도록 상기 제 2 절연층상에 캐패시터를 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 배선연결부 형성방법.
  10. 제 6 항에 있어서,
    상기 제 1 콘택홀은 수직 또는 경사진 것 중 어느 하나의 형태를 갖도록 형성하는 것이 특징인 반도체장치의 배선연결부 형성방법.
KR10-2000-0043202A 2000-07-26 2000-07-26 반도체장치의 배선연결부 구조 및 그 형성방법 KR100372635B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0043202A KR100372635B1 (ko) 2000-07-26 2000-07-26 반도체장치의 배선연결부 구조 및 그 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0043202A KR100372635B1 (ko) 2000-07-26 2000-07-26 반도체장치의 배선연결부 구조 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20020009770A KR20020009770A (ko) 2002-02-02
KR100372635B1 true KR100372635B1 (ko) 2003-02-17

Family

ID=19680176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0043202A KR100372635B1 (ko) 2000-07-26 2000-07-26 반도체장치의 배선연결부 구조 및 그 형성방법

Country Status (1)

Country Link
KR (1) KR100372635B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101123795B1 (ko) * 2004-07-22 2012-03-12 주식회사 하이닉스반도체 랜딩플러그 형성방법
KR101349927B1 (ko) * 2011-04-28 2014-01-14 글로벌파운드리즈 인크. 집적 회로용 다층 배선 구조 및 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227939A (ja) * 1995-02-21 1996-09-03 Sony Corp 多層配線の形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227939A (ja) * 1995-02-21 1996-09-03 Sony Corp 多層配線の形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101123795B1 (ko) * 2004-07-22 2012-03-12 주식회사 하이닉스반도체 랜딩플러그 형성방법
KR101349927B1 (ko) * 2011-04-28 2014-01-14 글로벌파운드리즈 인크. 집적 회로용 다층 배선 구조 및 방법

Also Published As

Publication number Publication date
KR20020009770A (ko) 2002-02-02

Similar Documents

Publication Publication Date Title
US20110260328A1 (en) Semiconductor device and method for forming using the same
KR100292594B1 (ko) 반도체 메모리 장치
US6255224B1 (en) Method of forming contact for semiconductor device
KR100273987B1 (ko) 디램 장치 및 제조 방법
KR100282704B1 (ko) 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device)
KR100448719B1 (ko) 다마신공정을 이용한 반도체 장치 및 그의 제조방법
KR101406225B1 (ko) 반도체 소자의 제조방법
KR100372635B1 (ko) 반도체장치의 배선연결부 구조 및 그 형성방법
KR970013369A (ko) 반도체집적회로장치의 제조방법 및 반도체집적회로장치
KR100388223B1 (ko) 반도체장치의 비트라인 콘택 레이아웃
KR100261329B1 (ko) 반도체소자의 제조방법
KR20000008404A (ko) 반도체 장치의 제조 방법
KR19990005921A (ko) 반도체 메모리 장치 및 그 제조 방법
KR100195234B1 (ko) 반도체장치의 제조방법
KR100533378B1 (ko) 플러그폴리를 이용한 반도체소자의 수직 배선 형성방법
JP2003068742A (ja) 半導体素子及びその製造方法
KR20000007644A (ko) 반도체 장치의 제조 방법
KR100505101B1 (ko) 반도체 장치의 콘택 형성 방법
JPH1050950A (ja) 半導体集積回路装置の製造方法
KR100349345B1 (ko) 반도체 장치의 비트라인 및 그 제조방법
KR100368974B1 (ko) 디램 커패시터 제조방법
KR100905187B1 (ko) 반도체 소자의 콘택 플러그 형성 방법
KR19990057892A (ko) 반도체 소자의 콘택 형성 방법
KR20010054870A (ko) 반도체소자의 자기정렬 콘택 구조체를 형성하는 방법
KR100379511B1 (ko) 반도체 소자의 콘택 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060124

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee