KR100273987B1 - 디램 장치 및 제조 방법 - Google Patents

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Abstract

본 발명의 신규한 디램 장치의 제조 방법은 셀 어레이 영역의 비트 라인에 대응하는 코어 영역 및 주변 영역의 층간 배선을 상기 비트 라인이 형성되는 단계 이전에 형성하는 것이다. 이에 따라, 본 발명의 디램 장치에 있어서, 첫째로, 종래의 경우 비트 라인과 동일한 단계에서 코어 영역 및 주변 영역에 형성되었던 층간 배선이 스택 커패시터 제조 단계에서 손상되는 것을 방지할 수 있다. 둘째로, G-bit급 이상의 DRAM 장치에서 코어 영역 및 주변 영역의 디자인-룰이 비트 라인의 그것에 제한되지 않기 때문에 종래와 비교해서 완화될 수 있고, 코어 영역 및 주변 영역의 공정 마진이 개선될 수 있다.

Description

디램 장치 및 제조 방법(DRAM DEVICE AND METHOD OF FABRICATING THEREOF)
본 발명은 고집적 반도체 메모리 장치에 관한 것으로서, 구체적으로는 스택(stacked) 커패시터를 구비한 다이나믹 랜덤 액세스 메모리 (Dynamic Random Access Memory : 이하 DRAM이라 칭함) 장치의 제조 방법에 관한 것이다.
DRAM의 기술 변화에 있어서, 한정된 단위 면적에서 정보를 저장하기 위한 셀 커패시터 (Cell Capacitor)의 커패시턴스를 증대시키기 위해 많은 노력이 집중되어 왔고, 그에 따라 DRAM 장치는 초기의 평면 셀 커패시터 구조에서 스택 또는 트랜치 (Stacked or trench) 커패시터 구조로 변화되어 왔다. 한편, 상기 스택 커패시터 구조의 기술 변화에 있어서, 실린더형 커패시터 또는 핀(Fin)형 커패시터 등으로 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 커패시터 구조는 대략 비트 라인을 형성한 이후에 셀 커패시터를 형성하는 COB (Capacitor Over Bitline) 구조와, 비트 라인을 형성하기 이전에 셀 커패시터를 형성하는 CUB (Capacitor Under Bitline) 구조로 크게 구분될 수 있다.
상기 COB 구조는, 상기 CUB 구조와 비교하여서, 비트 라인을 형성한 이후에 셀 커패시터를 형성하기 때문에 비트 라인 공정 마진에 관계없이 셀 커패시터를 형성하는 것이 가능하다. 그 결과, 제한된 면적에서 셀 커패시터의 커패시턴스은 CUB 구조에 비해서 상대적으로 증가될 수 있다. 이와 반대로, 상기 COB 구조는 스토리지 전극 (Storage Electrode)와 메모리 셀을 구성하는 스위치 트랜지스터 (switch transistor)의 소오스에 전기적인 접속을 위한 매립 콘택 (Buried contact : 이하 BC라 칭함) 공정 마진이 비트 라인의 디자인 룰에 의해서 제한되는 일면을 갖는다.
도 1을 참조하면, 종래 기술에 따른 디램 장치의 구조를 보여주는 단면도가 도시되어 있다. 도 1에서, 셀 어레이 영역 (cell array area)에 비트 라인 (130)이 형성됨과 동시에 코어 영역 및 주변 영역 (core area and peri area)의 스위치 트랜지스터들과 다른 층과의 상호 연결을 위한 컨넥터 (interconnector)로서 상기 비트 라인 (130)용 도전 물질 (conductive substance)을 이용하여 층간 배선 (interconnection) (130')이 형성된다. 즉, 코어 영역 및 주변 영역에 추가적으로 도전 물질층을 형성하지 않아도 층간 배선 (130')으로서 상기 비트 라인 (130)용 도전 물질을 이용함으로써, 디바이스의 제조 단가를 낮춰왔다.
종래 디램 장치에 있어서, 셀 어레이 영역과 코어 영역 및 주변 영역에 각각 비트 라인 (130) 및 층간 배선 (130')을 동시에 형성한 후, 상기 비트 라인 (130) 및 층간 배선 (130')이 후속 공정에 따라 손상되는 것을 방지하기 위한, 실리콘 질화막 (Si3N4)로 이루어진, 캡핑막 (capping film) (132 및 134)이 비트 라인 (130) 및 층간 배선 (130') 상부 표면에 형성된다. 이후, 도 1에 도시된 바와 같이, 셀 커패시터 하부 전극 (또는, 스토리지 전극, 136), 유전막(138) 및 셀 커패시터 상부 전극 (또는, 플레이트 전극, 140)이 순차적으로 형성된다.
하지만, 반도체 메모리 장치가 고집적화됨에 따라 즉, M-bit DRAM에서 G-bit DRAM으로, 앞서 언급된 COB 구조의 디램 장치에 있어서, 상기 스토리지 전극 (136)을 형성하기 위한 식각 공정시 코어 영역 및 주변 영역에 존재하는 스토리지 전극 (136)을 구성하는 도전 물질을 완전히 제거하기 위해서 과식각 (overetch)을 수행하기 때문에, 코어 영역 및 주변 영역의 층간 배선 (130')을 보호하기 위한 캡핑막 (132 및 134)의 일부가 식각될 수 있다. 이후, 계속되는 유전막 및 플레이트 전극을 형성할 때 또한 상기 코어 영역 및 주변 영역의 상기 캡핑막 (132 및 134)이 손상될 수 있다.
결국, 비트 라인 (130)을 형성할 때 동시에 형성된 코어 영역 및 주변 영역의 층간 배선 (130')이 노출될 수 있으며, 그 결과로서 층간 배선 (130')의 오픈 페일 (open fail)이 유발될 수 있다. 뿐만 아니라, 상기 언급된 문제점을 개선하기 위해서, 코어 영역 및 주변 영역에서 식각되는 양을 줄일 경우, 층간 배선 (130')들 또는 비트 라인 (130)들 사이에 스토리지 전극 (136), 유전막 및 플레이트 전극 (140)을 구성하는 물질이 완전히 제거되지 않고 잔존하기 때문에 후속 콘택홀 공정시 식각을 방해하는 물질로서 작용하게 된다.
따라서 본 발명의 목적은 셀 어레이 영역의 비트 라인에 대응하는 코어 영역 및 주변 영역의 층간 배선을 비트 라인이 형성되는 단계 이전에 형성함으로써 비트 라인과 동일한 단계에서 형성되었던 코어 영역 및 주변 영역의 층간 배선이 오픈 페일되거나, 코어 영역 및 주변 영역의 커패시터를 구성하는 도전 물질이 후속 콘택홀 형성을 방해하는 물질로서 작용하는 것을 방지할 수 있는 디램 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 셀 어레이 영역의 비트 라인에 대응하는 코어 영역 및 주변 영역의 층간 배선을 비트 라인이 형성되는 단계 이전에 형성함으로써 G-bit 이상의 집적도를 갖는 디램 장치에서 코어 영역 및 주변 영역의 디자인-룰을 완화(relax)시킬 수 있고, 코어 영역 및 주변 영역의 공정 마진을 개선할 수 있는 디램 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 방법에 의해 제조되는 디램 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 디램 장치의 구조를 보여주는 단면도;
도 2a 내지 도 2d는 본 발명의 바람직한 제 1 실시예에 따른 디램 장치의 제조 방법을 순차적으로 보여주는 단면도;
도 3a 내지 도 3d는 본 발명의 바람직한 제 2 실시예에 따른 디램 장치의 제조 방법을 순차적으로 보여주는 단면도;
도 4는 본 발명에 따른 변형예를 보여주는 단면도,
도 5는 본 발명에 따른 또 다른 변형예를 보여주는 단면도,
*도면의 주요 부분에 대한 부호 설명
100 : 반도체 기판 104 : 게이트 산화막
118, 124, 200 : 층간절연막 120 : 도전 패드
122, 202 : 층간 배선 126 : 스토리지 전극용 플러그
130 : 비트 라인 136 : 스토리지 전극
140 : 플레이트 전극 138 : 유전체막
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 형성되고, 각각이 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계와; 상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와, 상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인과 전기적으로 연결되는 비트 라인용 도전 패드와, 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 동시에 형성하는 단계와; 상기 도전 패드 및 상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와; 상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 셀 커패시터 스토리지 전극용 플러그를 형성하는 단계와; 상기 제 2 절연층을 뚫고 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계와; 상기 제 2 절연층 상부에 노출된 상기 도전층을 감싸도록 캡핑막을 형성하는 단계 및; 상기 플러그와 전기적으로 접속되도록 상기 제 2 절연층 상에 상기 셀 커패시터의 스토리지 전극을 형성하는 단계를 포함한다.
본 발명의 다른 특징에 의하면, 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계와; 상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와, 상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인과 전기적으로 연결되는 비트 라인용 도전 패드를 형성하는 단계와, 상기 도전 패드를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와; 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 형성하는 단계와; 상기 층간 배선을 포함하여 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와; 상기 제 3, 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 셀 커패시터 스토리지 전극용 플러그를 형성하는 단계와; 상기 제 3 및 제 2 절연층을 뚫고 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계와; 상기 제 2 절연층 상부에 노출된 상기 도전층을 감싸도록 캡핑막을 형성하는 단계 및; 상기 플러그와 전기적으로 접속되도록 상기 셀 커패시터의 스토리지 전극을 형성하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 층간 배선은 Ti/TiN/W의 단일 구조 또는 복합 구조로 이루어진다.
본 발명의 또 다른 특징에 의하면, 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계와; 상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와; 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 비트 라인에 대응하는 층간 배선을 동시에 형성하는 단계와; 상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와; 상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 셀 커패시터 스토리지 전극용 플러그를 형성하는 단계와; 상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계와; 상기 제 2 절연층 상부에 노출된 상기 도전층을 감싸도록 캡핑막을 형성하는 단계 및; 상기 플러그와 전기적으로 접속되도록 상기 셀 커패시터의 스토리지 전극을 형성하는 단계를 포함한다.
이 실시예에 있어서, 상기 층간 배선은 Ti/TiN/W의 단일 구조 또는 복합 구조로 이루어진다.
본 발명의 또 다른 특징에 의하면, 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 형성되고, 각각이 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 구비한 디램 장치의 제조 방법에 있어서: 상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와; 상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전 패드와, 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 동시에 형성하는 단계와; 상기 도전 패드 및 상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계 및; 상기 제 2 절연층을 통해서 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 형성되고, 각각이 소오스, 드레인 및 게이트를 갖는, 트랜지스터들을 구비한 디램 장치의 제조 방법에 있어서: 상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와; 상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전 패드를 형성하는 단계와; 상기 도전 패드를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와; 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 형성하는 단계와; 상기 층간 배선을 포함하여 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와; 상기 제 3 및 제 2 절연층을 뚫고 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 형성되고, 각각이 소오스, 드레인 및 게이트를 갖는, 트랜지스터들을 구비한 디램 장치의 제조 방법에 있어서: 상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와; 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 형성하는 단계와; 상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계 및; 상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이와같은 방법에 의해서, 비트 라인에 대응하는 코어 영역 및 주변 영역의 층간 배선을 비트 라인이 형성되는 단계 이전에 형성할 수 있다.
(실시예)
이하 본 발명의 제 1 내지 제 3 실시예에 따른 참조도면 도 2 내지 도 4에 의거하여 상세히 설명한다.
도 2a 내지 도 2d를 참조하면, 본 발명의 신규한 디램 장치의 제조 방법은 셀 어레이 영역의 비트 라인 (130)에 대응하는 코어 영역 및 주변 영역의 층간 배선 (122)을 상기 비트 라인 (120)이 형성되는 단계 이전에 형성하는 것이다. 이에 따라, 본 발명의 디램 장치에 있어서, 첫째로, 종래의 경우 비트 라인 (130)과 동일한 단계에서 코어 영역 및 주변 영역에 형성되었던 층간 배선 (130')이 스택 커패시터 제조 단계에서 손상되는 것을 방지할 수 있다. 둘째로, G-bit급 이상의 DRAM 장치에서 코어 영역 및 주변 영역의 디자인-룰이 비트 라인의 그것에 제한되지 않기 때문에 종래와 비교해서 완화될 수 있고, 코어 영역 및 주변 영역의 공정 마진이 개선될 수 있다.
제 1 실시예
도 2a 내지 도 2d를 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 디램 장치의 제조 방법을 순차적으로 보여주는 단면도가 도시되어 있다.
도 2a는 비트 라인용 도전 패드 (120) 및 비트 라인 (130)에 대응하는 층간 배선 (122)을 형성하는 단계를 나타낸다.
먼저, 제 1 도전형의 반도체 기판 (100)에 소자 격리 공정, 예를들면 STI (Shallow Trench Isolation) 공정을 통해서 셀 어레이 영역 (cell array area)과 코어 영역 및 주변 영역 (core and peri area)을 정의하고, 상기 정의된 영역에 스위치 트랜지스터들이 형성되는 활성 영역 역시 상기 STI 공정에 의해서 정의된다. 이어서, 상기 반도체 기판 (100) 상에 게이트 산화막 (104), 제 1 도전층 (106), 제 2 도전층 (108) 및 제 1 절연층 (110)을 순차적으로 적층하고 패터닝하여서 게이트 패턴을 형성한다.
여기서, 게이트는 제 1 도전층 (106)을 구성하는 불순물이 함유된 다결정실리콘 (polysilicon)과 제 2 도전층 (108)을 구성하는 금속 실리사이드 (metal silicide)가 적층된 폴리사이드 (polycide) 구조를 또는 메탈 구조 중 어느 하나를 갖는다. 상기 게이트의 캡핑층(capping layer)인 제 1 절연층 (110)은 실리콘 산화막 및 실리콘 질화막 중 어느 하나로 이루어진다.
이어서, 상기 게이트를 마스크로 사용한 이온 주입 공정에 의해서 소오스 및 드레인 영역 (112) 및 (114)을 형성한다. 다시 약 500Å 두께의 제 2 절연 물질을 앞서 언급된 공정의 결과물 전면에 증착한 후 상기 게이트 패턴 양측벽에 이방성 식각 (anisotropic etch)을 하여서 게이트 스페이서 (116)을 형성한다. 상기 게이트 스페이서 (116)를 구성하는 제 2 절연 물질은 실리콘질화막으로 구성된다.
계속해서, 상기 반도체 기판 (100) 전면에 상기 게이트 캡핑막 (110) 및 상기 게이트 스페이서 (116)가 충분히 덮히도록 대략 5000Å 이하의 두께를 갖는 제 3 절연 물질을 증착한 후, 이 분야에서 잘 알려진 평탄화 공정을 행하여 제 1 층간 절연막 (118)을 형성한다. 상기 평탄화 공정은 제 3 절연 물질로서 유동성이 우수한 BPSG (Borophosphorus Silica Glass)나 O3-TEOS를 사용한 리플로우 (reflow) 공정, 또는 리플로우와 결합된 에치-백 (etch-back) 공정을 이용하여 평탄화할 수 있다.
이어서, 사진 식각 공정 (도시되지 않음)을 이용하여서 비트 라인용 도전 패드 및 층간 배선을 위한 콘택홀을 형성한다. 그리고, 상기 콘택홀을 포함하여 상기 제 1 층간 절연막 (118) 상에 제 3 도전 물질을 증착한 후 패터닝함으로써 드레인 영역 (114)에 접속된 비트라인과의 콘택을 위한 상기 도전 패드 (120)과, 비트 라인 (130)에 대응하는 코어 영역 및 주변 영역의 층간 배선 (122)가 동시에 형성된다. 상기 도전 패드 (120) 및 상기 층간 배선 (122)를 구성하는 제 3 도전 물질은 불순물이 주입된 다결정실리콘으로 이루어진다.
도 2b는 셀 어레이 영역에 형성된 스위치 트랜지스터의 소오스 영역 (112)과 셀 커패시터의 스토리지 전극과의 전기적인 접속을 위한 스토리지 전극용 플러그 (plug) (126)을 형성하는 단계를 나타낸다.
먼저, 상기 도전 패드 (120) 및 상기 층간 배선 (122)이 충분히 덮히도록 상기 반도체 기판 (100) 전면에 제 4 절연 물질을 증착한 후 평탄화 공정을 통해서 제 2 층간 절연막 (124)을 형성한다. 상기 평탄화 공정으로는 O3-TEOS를 상기 제 4 절연 물질로 사용한 에치-백 공정을 이용할 수 있으며, 또한 기계 화학적 연마 (Chemical Mechanical Polishing : 이하, CMP라 칭함) 공정을 사용할 수 있다.
이어서, 비트 라인 (130)과의 콘택을 위한 BC 공정 이전에 스토리지 전극과의 콘택을 위한 BC 공정을 수행한다. 즉, 소정의 마스크 패턴(도시되지 않음)을 이용하여 상기 제 2 및 제 1 층간 절연막 (124) 및 (118)을 건식 식각함으로써 셀 어레이 영역에 형성된 스위치 트랜지스터의 소오스 영역 (112)의 표면이 노출되도록 콘택홀을 형성한다. 계속해서, 상기 콘택홀을 포함하여 제 4 도전 물질을 상기 제 2 층간 절연막 (124) 상에 증착한 후, 평탄화 공정에 의해서 상기 소오스 영역 (112)에 접속되는 플러그 (126)를 형성한다.
도 2c는 상기 도전 패드 (120)에 접속되는 비트 라인 (130)을 형성하는 단계를 나타낸다.
먼저, 상기 플러그 (126)를 포함하여 상기 제 2 층간 절연막 (124) 상에 약 500-1000Å 두께의 제 5 절연층 (128)을 증착한다. 이때, 상기 제 5 절연층 (128)의 증착 방법은 그 하부에 형성된 상기 플러그 (126)의 산화를 최소화할 수 있도록 300-400℃의 저온 증착이 가능한 CVD (Chemical Vapor Deposition) 방법을 사용한다.
이어서, 상기 도전 패드 (120) 영역 내의 상기 제 5 절연층 (128), 상기 제 2 층간 절연막 (124)을 패터닝하여 비트 라인 (130)을 위한 콘택홀을 형성한 후, 상기 콘택홀을 포함하여 상기 제 2 층간 절연막 (124) 상에 비트 라인 (130)용 도전 물질을 증착한다. 상기 도전 물질 상에 다시 제 6 절연 물질 (128)을 약 1000-3000Å 두께로 증착한 후, 사진 식각 공정을 이용하여 상부에 캡핑 절연막 (132)을 구비한 비트 라인 (130) 패턴을 형성한다. 이때, 본 발명의 기술적 사상에 따라 코어 영역 및 주변 영역에 상기 비트 라인용 도전 물질을 이용한 층간 배선은 형성되지 않음에 주의해야 한다.
계속해서, 상기 캡핑 절연막 (132)을 포함하여 상기 제 6 절연 물질 (128) 상에 제 7 절연 물질을 적층한 후 이방성 식각으로 비트 라인 (130)의 양측벽에 스페이서 (134)를 형성한다. 이때, 상기 스페이서 (134) 형성을 위한 이방성 식각에 의해 상기 제 2 층간 절연막 (124) 및 상기 플러그 (126)의 상부 표면이 노출된다. 여기서, 상기 비트 라인 (130)의 구성 물질로서 전도성이 우수한 텅스텐 (W), 또는 실리사이드를 주로 사용하며, 장벽층 (barrier layer)로 수백 Å의 Ti 또는 TiN을 적층할 수도 있다.
도 2d는 상기 비트 라인 (130)에 의해서 자기 정렬 (self-align)된 상기 플러그 (126)에 전기적으로 접속되는 스토리지 전극 (136)을 형성한 후, 유전막 증착 공정, 플레이트 전극 형성 공정 및 배선 등의 공정은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 통상의 반도체 장치의 제조 방법과 동일하다.
제 2 실시예
도 3a 내지 도 3d는 본 발명의 바람직한 제 2 실시예에 따른 디램 장치의 제조 방법을 순차적으로 보여주는 단면도가 도시되어 있다. 도 3a 내지 도 3d에 있어서, 도 2a 내지 도 2d의 구성 요소와 동일한 부분에 대해서 동일한 참조 번호를 병기한다.
제 2 실시예에 따른 디램 장치에 있어서, 비트 라인 (130)에 대응하는 코어 영역 및 주변 영역의 층간 배선 (202)이 형성되는 단계가 제 1 실시예의 그것과 다르다. 따라서, 비트 라인 (130)용 도전 패드 (120)을 형성하는 단계까지는 제 1 실시예의 그것과 동일하기 때문에, 설명의 중복을 피하기 위해서 여기서 그것에 대한 설명은 생략된다.
도 3a를 참조하면, 도전 패드 (120)가 형성된 후 상기 도전 패드 (120)를 포함하여 제 1 층간 절연막 (124) 상에 상부 표면이 평탄한 절연 물질 (200)을 증착한 후, 사진 식각 공정(도시되지 않음)을 이용하여 코어 영역 및 주변 영역에 형성된 트랜지스터와의 전기적인 연결을 위한 층간 배선용 콘택홀을 형성한다. 계속해서, 상기 콘넥터용 콘택홀을 포함하여 절연 물질 (200) 상에 층간 배선용 도전 물질을 증착한 후 패터닝하여 층간 배선 (202)을 형성한다. 이후, 도 3b 내지 도 3d에 도시된 제조 공정은 제 1 실시예의 그것과 동일하다. 따라서, 설명의 중복을 필하기 위해서 그것에 대한 설명은 생략된다.
여기서, 도면에는 도시되지 않았지만, 제 1 및 제 2 실시예에 따른 제조 방법을 혼용하여 코어 영역 및 주변 영역의 층간 배선을 형성할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 4는 본 발명에 따른 변형예를 보여주는 단면도이다. 도 4의 변형예에서 알 수 있듯이, 비트 라인과의 콘택을 위한 도전 패드 (120)가 없는 디램 장치에 본 발명에 따른 기술적 사상을 적용한 것으로서, 제 1 및 제 2 실시예의 공정 단계에서 도전 패드 (120)를 형성하는 단계 및 그에 관련된 단계를 제외한 나머지 공정 단계는 동일하다. 본 발명에 따른 기술적 사상은 앞서 설명된 실시예들에 한정되지 않으며, 다양하게 실시될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 도 5는 본 발명의 또 다른 변형예를 보여주는 단면도이다. 도 5에서 알 수 있듯이, 제 1 및 제 2 실시예에서 셀 어레이 내의 비트 라인 콘택용 도전 패드 (120)와 함께 스토리지 노드 콘택 (BC)용 도전 패드 역시 동시에 형성될 수 있다.
상기한 바와같이, 비트 라인에 대응하는 코어 영역 및 주변 영역의 층간 배선을 비트 라인 형성 단계 이전에 셀 어레이 영역의 도전 물질로 또는 코어 영역 및 주변 영역에만 사용되는 도전 물질로 형성함으로써, 첫째로 종래 COB 구조에서 비트 라인과 동일한 단계에서 형성된 코어 영역 및 주변 영역의 층간 배선이 오픈 페일되는 것을 방지하거나, 후속 공정의 이물질로서 셀 커패시터의 도전 물질이 작용하는 것을 방지할 수 있다. 둘째로, G-bit급 DRAM 장치에서 코어 영역 및 주변 영역에 형성되는 비트 라인에 대응하는 층간 배선의 디자인-룰을 완화할 수 있을 뿐만 아니라, 코어 영역 및 주변 영역의 공정 마진을 개선할 수 있다.

Claims (8)

  1. 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계와;
    상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와;
    상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전 패드와, 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 동시에 형성하는 단계와;
    상기 도전 패드 및 상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와;
    상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 셀 커패시터 스토리지 전극용 플러그를 형성하는 단계와;
    상기 제 2 절연층을 뚫고 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계와;
    상기 제 2 절연층 상부에 노출된 상기 도전층을 감싸도록 캡핑막을 형성하는 단계 및;
    상기 플러그와 전기적으로 접속되도록 상기 제 2 절연층 상에 상기 셀 커패시터의 스토리지 전극을 형성하는 단계를 포함하는 제조 방법.
  2. 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계와;
    상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와;
    상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전 패드를 형성하는 단계와;
    상기 도전 패드를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와;
    상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 형성하는 단계와;
    상기 층간 배선을 포함하여 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와;
    상기 제 3, 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 셀 커패시터 스토리지 전극용 플러그를 형성하는 단계와;
    상기 제 3 및 제 2 절연층을 뚫고 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계와;
    상기 제 2 절연층 상부에 노출된 상기 도전층을 감싸도록 캡핑막을 형성하는 단계 및;
    상기 플러그와 전기적으로 접속되도록 상기 셀 커패시터의 스토리지 전극을 형성하는 단계를 포함하는 제조 방법.
  3. 제 2 항에 있어서,
    상기 층간 배선은 Ti/TiN/W의 단일 구조 또는 복합 구조로 이루어지는 제조 방법.
  4. 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 형성하는 단계와;
    상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와;
    상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 비트 라인에 대응하는 층간 배선을 동시에 형성하는 단계와;
    상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와;
    상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 셀 커패시터 스토리지 전극용 플러그를 형성하는 단계와;
    상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계와;
    상기 제 2 절연층 상부에 노출된 상기 도전층을 감싸도록 캡핑막을 형성하는 단계 및;
    상기 플러그와 전기적으로 접속되도록 상기 셀 커패시터의 스토리지 전극을 형성하는 단계를 포함하는 제조 방법.
  5. 제 4 항에 있어서,
    상기 층간 배선은 Ti/TiN/W의 단일 구조 또는 복합 구조로 이루어지는 제조 방법.
  6. 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 형성되고, 각각이 소오스, 드레인 및 게이트를 갖는 트랜지스터들을 구비한 디램 장치의 제조 방법에 있어서:
    상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와;
    상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전 패드와, 상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 동시에 형성하는 단계와;
    상기 도전 패드 및 상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계 및;
    상기 제 2 절연층을 통해서 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  7. 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 형성되고, 각각이 소오스, 드레인 및 게이트를 갖는, 트랜지스터들을 구비한 디램 장치의 제조 방법에 있어서:
    상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와;
    상기 셀 어레이 영역에 형성된 적어도 하나의 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전 패드를 형성하는 단계와;
    상기 도전 패드를 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계와;
    상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 형성하는 단계와;
    상기 층간 배선을 포함하여 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와;
    상기 제 3 및 제 2 절연층을 뚫고 상기 도전 패드와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  8. 셀 어레이 영역, 코어 영역 및 주변 영역이 정의된 반도체 기판에 형성되고, 각각이 소오스, 드레인 및 게이트를 갖는, 트랜지스터들을 구비한 디램 장치의 제조 방법에 있어서:
    상기 게이트들을 포함하여 상기 반도체 기판 전면에 제 1 절연층을 형성하는 단계와;
    상기 코어 영역 및 주변 영역에 형성된 적어도 하나의 트랜지스터와 전기적으로 연결되는 상기 비트 라인에 대응하는 층간 배선을 형성하는 단계와;
    상기 층간 배선을 포함하여 상기 제 1 절연층 상에 제 2 절연층을 형성하는 단계 및;
    상기 제 2 및 제 1 절연층을 뚫고 상기 셀 어레이 영역의 상기 트랜지스터의 드레인/소오스와 전기적으로 연결되는 비트 라인용 도전층을 형성하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
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