JPH09107082A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH09107082A JPH09107082A JP8154589A JP15458996A JPH09107082A JP H09107082 A JPH09107082 A JP H09107082A JP 8154589 A JP8154589 A JP 8154589A JP 15458996 A JP15458996 A JP 15458996A JP H09107082 A JPH09107082 A JP H09107082A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Abstract
(57)【要約】
【課題】 スタックド・キャパシタ構造を有するＤＲＡ
Ｍのメモリアレイと周辺回路の段差を低減して配線や接
続孔の形成を容易にする。 【解決手段】 情報蓄積用容量素子Ｃの上部電極１６を
覆うＢＰＳＧ膜１７上に形成される第１層目の配線１８
Ａ、１８Ｂを周辺回路のみに配置し、メモリアレイには
配置しないようにすることで、第１層目の配線１８Ａ、
１８Ｂを覆う酸化シリコン膜１９をエッチバックして平
坦化する際、高段差部であるメモリアレイの酸化シリコ
ン膜１９のエッチバック量を多くする。
Ｍのメモリアレイと周辺回路の段差を低減して配線や接
続孔の形成を容易にする。 【解決手段】 情報蓄積用容量素子Ｃの上部電極１６を
覆うＢＰＳＧ膜１７上に形成される第１層目の配線１８
Ａ、１８Ｂを周辺回路のみに配置し、メモリアレイには
配置しないようにすることで、第１層目の配線１８Ａ、
１８Ｂを覆う酸化シリコン膜１９をエッチバックして平
坦化する際、高段差部であるメモリアレイの酸化シリコ
ン膜１９のエッチバック量を多くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、半導体基板上に形成される
配線の下地段差を低減する技術に関するものである。
置の製造技術に関し、特に、半導体基板上に形成される
配線の下地段差を低減する技術に関するものである。
【０００２】
【従来の技術】近年の大容量ＤＲＡＭ(Dynamic Random
Access Memory)は、メモリセルの微細化に伴う情報蓄積
用容量素子（キャパシタ）の蓄積電荷量（Ｃs)の減少を
補うために、情報蓄積用容量素子をメモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置するスタックド・キャパシタ構
造を採用しているので、メモリアレイと周辺回路との間
にほぼ情報蓄積用容量素子の高さ分に相当する段差（標
高差）が発生する。
Access Memory)は、メモリセルの微細化に伴う情報蓄積
用容量素子（キャパシタ）の蓄積電荷量（Ｃs)の減少を
補うために、情報蓄積用容量素子をメモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置するスタックド・キャパシタ構
造を採用しているので、メモリアレイと周辺回路との間
にほぼ情報蓄積用容量素子の高さ分に相当する段差（標
高差）が発生する。
【０００３】そのため、このような段差上に配線を形成
すると、フォトリソグラフィ時に露光光の焦点ずれが生
じたり、段差部にエッチング残りが生じたりする結果、
配線を精度良く形成することができず、短絡や断線など
の不良が発生し易い。
すると、フォトリソグラフィ時に露光光の焦点ずれが生
じたり、段差部にエッチング残りが生じたりする結果、
配線を精度良く形成することができず、短絡や断線など
の不良が発生し易い。
【０００４】上記の問題を解決するためには、下層の配
線と上層の配線とを絶縁する層間絶縁膜の平坦化技術が
不可欠である。例えば特開平７−１２２６５４号公報に
記載されたＤＲＡＭは、ＢＰＳＧ(Boron-doped Phospho
Silicate Glass)膜のリフローによる平坦化とスピンオ
ングラス膜による平坦化とを組み合わせて段差の低減を
図っている。
線と上層の配線とを絶縁する層間絶縁膜の平坦化技術が
不可欠である。例えば特開平７−１２２６５４号公報に
記載されたＤＲＡＭは、ＢＰＳＧ(Boron-doped Phospho
Silicate Glass)膜のリフローによる平坦化とスピンオ
ングラス膜による平坦化とを組み合わせて段差の低減を
図っている。
【０００５】ＢＰＳＧ膜は、ホウ素（Ｂ）とリン（Ｐ）
をそれぞれ数モル％ずつ含んだ酸化シリコンからなり、
ＣＶＤ法で成膜を行った後、アニールによるリフローで
その表面を平坦化する。一方、スピンオングラス膜を使
用する場合は、まずプラズマＣＶＤ法で酸化シリコン膜
を堆積し、エッチバックでその表面を平坦化した後、そ
の上にスピンオングラス膜を回転塗布し、基板上の低段
差部にスピンオングラス膜を流し込む。次に、このスピ
ンオングラス膜をベークして膜を緻密化した後、エッチ
バックでその表面を平坦化し、さらにその上にプラズマ
ＣＶＤ法で酸化シリコン膜を堆積して平坦な層間絶縁膜
とする。
をそれぞれ数モル％ずつ含んだ酸化シリコンからなり、
ＣＶＤ法で成膜を行った後、アニールによるリフローで
その表面を平坦化する。一方、スピンオングラス膜を使
用する場合は、まずプラズマＣＶＤ法で酸化シリコン膜
を堆積し、エッチバックでその表面を平坦化した後、そ
の上にスピンオングラス膜を回転塗布し、基板上の低段
差部にスピンオングラス膜を流し込む。次に、このスピ
ンオングラス膜をベークして膜を緻密化した後、エッチ
バックでその表面を平坦化し、さらにその上にプラズマ
ＣＶＤ法で酸化シリコン膜を堆積して平坦な層間絶縁膜
とする。
【０００６】
【発明が解決しようとする課題】前述したエッチバック
による層間絶縁膜の平坦化方法は、例えば前述したスタ
ックド・キャパシタ構造のＤＲＡＭのメモリアレイ上に
形成される第１層目の配線とその上層に形成される第２
層目の配線との間の層間絶縁膜を十分に平坦化すること
ができない。
による層間絶縁膜の平坦化方法は、例えば前述したスタ
ックド・キャパシタ構造のＤＲＡＭのメモリアレイ上に
形成される第１層目の配線とその上層に形成される第２
層目の配線との間の層間絶縁膜を十分に平坦化すること
ができない。
【０００７】これは、上記ＤＲＡＭの場合、メモリアレ
イ上に形成される第１層目の配線と周辺回路上に形成さ
れる第１層目の配線との間に、ほぼ情報蓄積用容量素子
の高さ分に相当する段差が生じているため、第１層目の
配線上に堆積した層間絶縁膜のエッチバック量を多くす
ると、高段差部であるメモリアレイ上に形成された第１
層目の配線が層間絶縁膜の表面に露出してしまうからで
ある。
イ上に形成される第１層目の配線と周辺回路上に形成さ
れる第１層目の配線との間に、ほぼ情報蓄積用容量素子
の高さ分に相当する段差が生じているため、第１層目の
配線上に堆積した層間絶縁膜のエッチバック量を多くす
ると、高段差部であるメモリアレイ上に形成された第１
層目の配線が層間絶縁膜の表面に露出してしまうからで
ある。
【０００８】この場合、層間絶縁膜の膜厚を十分に厚く
すれば、メモリアレイ上の配線を露出させることなく平
坦化を行うことが可能となるが、このようにすると、低
段差部である周辺回路上に形成された第１層目の配線と
その上層に形成される第２層目の配線とを接続する接続
孔のアスペクト比が大きくなり、接続孔内における配線
の接続信頼性が低下してしまう。
すれば、メモリアレイ上の配線を露出させることなく平
坦化を行うことが可能となるが、このようにすると、低
段差部である周辺回路上に形成された第１層目の配線と
その上層に形成される第２層目の配線とを接続する接続
孔のアスペクト比が大きくなり、接続孔内における配線
の接続信頼性が低下してしまう。
【０００９】本発明の目的は、上層の配線と下層の配線
とを絶縁する層間絶縁膜を平坦化することのできる技術
を提供することにある。
とを絶縁する層間絶縁膜を平坦化することのできる技術
を提供することにある。
【００１０】本発明の他の目的は、上層の配線と下層の
配線とを接続する接続孔のアスペクト比を低減すること
のできる技術を提供することにある。
配線とを接続する接続孔のアスペクト比を低減すること
のできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）相対的に段差が低い第１領域の第１絶縁
膜上に第１層配線を形成した後、前記第１層配線を覆う
第２絶縁膜を堆積する工程、（ｂ）相対的に段差が高い
第２領域の前記第２絶縁膜をエッチバックする工程、
（ｃ）前記第２絶縁膜上にスピンオングラス膜を塗布
し、次いで、前記スピンオングラス膜上に第３絶縁膜を
堆積する工程、（ｄ）前記第１領域の第３絶縁膜上に第
２層配線を形成すると共に、前記第２領域の第３絶縁膜
上に第２層配線を形成する工程、を含むものである。
方法は、（ａ）相対的に段差が低い第１領域の第１絶縁
膜上に第１層配線を形成した後、前記第１層配線を覆う
第２絶縁膜を堆積する工程、（ｂ）相対的に段差が高い
第２領域の前記第２絶縁膜をエッチバックする工程、
（ｃ）前記第２絶縁膜上にスピンオングラス膜を塗布
し、次いで、前記スピンオングラス膜上に第３絶縁膜を
堆積する工程、（ｄ）前記第１領域の第３絶縁膜上に第
２層配線を形成すると共に、前記第２領域の第３絶縁膜
上に第２層配線を形成する工程、を含むものである。
【００１４】（２）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上にメモリセル選択用ＭＩＳ
ＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容
量素子を形成する工程、（ｂ）前記情報蓄積用容量素子
の上部にビット線を形成した後、前記ビット線を覆う第
１絶縁膜を堆積する工程、（ｃ）前記周辺回路のＭＩＳ
ＦＥＴの上層の前記第１絶縁膜上に第１層配線を形成し
た後、前記第１層配線を覆う第２絶縁膜を堆積する工
程、（ｄ）前記ビット線の上層の前記第２絶縁膜をエッ
チバックする工程、（ｅ）前記第２絶縁膜上にスピンオ
ングラス膜を塗布し、次いで、前記スピンオングラス膜
上に第３絶縁膜を堆積する工程、（ｆ）前記ビット線の
上層の前記第３絶縁膜上に第２層配線を形成すると共
に、前記周辺回路のＭＩＳＦＥＴの上層の前記第３絶縁
膜上に第２層配線を形成する工程、を含むものである。
方法は、（ａ）半導体基板上にメモリセル選択用ＭＩＳ
ＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部に情報蓄積用容
量素子を形成する工程、（ｂ）前記情報蓄積用容量素子
の上部にビット線を形成した後、前記ビット線を覆う第
１絶縁膜を堆積する工程、（ｃ）前記周辺回路のＭＩＳ
ＦＥＴの上層の前記第１絶縁膜上に第１層配線を形成し
た後、前記第１層配線を覆う第２絶縁膜を堆積する工
程、（ｄ）前記ビット線の上層の前記第２絶縁膜をエッ
チバックする工程、（ｅ）前記第２絶縁膜上にスピンオ
ングラス膜を塗布し、次いで、前記スピンオングラス膜
上に第３絶縁膜を堆積する工程、（ｆ）前記ビット線の
上層の前記第３絶縁膜上に第２層配線を形成すると共
に、前記周辺回路のＭＩＳＦＥＴの上層の前記第３絶縁
膜上に第２層配線を形成する工程、を含むものである。
【００１５】（３）本発明の半導体集積回路装置の製造
方法は、（ａ）半導体基板上にメモリセル選択用ＭＩＳ
ＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部にビット線を形
成する工程、（ｂ）前記ビット線の上部に情報蓄積用容
量素子を形成した後、前記情報蓄積用容量素子を覆う第
１絶縁膜を堆積する工程、（ｃ）前記周辺回路のＭＩＳ
ＦＥＴの上層の前記第１絶縁膜上に第１層配線を形成し
た後、前記第１層配線を覆う第２絶縁膜を堆積する工
程、（ｄ）前記情報蓄積用容量素子の上層の前記第２絶
縁膜をエッチバックする工程、（ｅ）前記第２絶縁膜上
にスピンオングラス膜を塗布し、次いで、前記スピンオ
ングラス膜上に第３絶縁膜を堆積する工程、（ｆ）前記
情報蓄積用容量素子の上層の前記第３絶縁膜上に第２層
配線を形成すると共に、前記周辺回路のＭＩＳＦＥＴの
上層の前記第３絶縁膜上に第２層配線を形成する工程、
を含むものである。
方法は、（ａ）半導体基板上にメモリセル選択用ＭＩＳ
ＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成した後、前
記メモリセル選択用ＭＩＳＦＥＴの上部にビット線を形
成する工程、（ｂ）前記ビット線の上部に情報蓄積用容
量素子を形成した後、前記情報蓄積用容量素子を覆う第
１絶縁膜を堆積する工程、（ｃ）前記周辺回路のＭＩＳ
ＦＥＴの上層の前記第１絶縁膜上に第１層配線を形成し
た後、前記第１層配線を覆う第２絶縁膜を堆積する工
程、（ｄ）前記情報蓄積用容量素子の上層の前記第２絶
縁膜をエッチバックする工程、（ｅ）前記第２絶縁膜上
にスピンオングラス膜を塗布し、次いで、前記スピンオ
ングラス膜上に第３絶縁膜を堆積する工程、（ｆ）前記
情報蓄積用容量素子の上層の前記第３絶縁膜上に第２層
配線を形成すると共に、前記周辺回路のＭＩＳＦＥＴの
上層の前記第３絶縁膜上に第２層配線を形成する工程、
を含むものである。
【００１６】上記した手段によれば、相対的に段差が高
い第２領域の第１絶縁膜上に第１層配線を配置しないこ
とにより、この第１層配線の膜厚に相当する分、第２領
域（メモリアレイ）の第２絶縁膜のエッチバック量を大
きくすることができる。また、上記エッチバックを行っ
た後、第２絶縁膜の上部にスピンオングラス膜を塗布す
ることにより、第２領域（メモリアレイ）と第１領域
（周辺回路）の段差をさらに低減することができる。
い第２領域の第１絶縁膜上に第１層配線を配置しないこ
とにより、この第１層配線の膜厚に相当する分、第２領
域（メモリアレイ）の第２絶縁膜のエッチバック量を大
きくすることができる。また、上記エッチバックを行っ
た後、第２絶縁膜の上部にスピンオングラス膜を塗布す
ることにより、第２領域（メモリアレイ）と第１領域
（周辺回路）の段差をさらに低減することができる。
【００１７】上記した手段によれば、第１領域（周辺回
路）に配置した第１層配線を覆う第２絶縁膜の初期膜厚
を薄くすることができるので、第１層配線とその上層の
配線とを接続する接続孔のアスペクト比を低減すること
ができる。
路）に配置した第１層配線を覆う第２絶縁膜の初期膜厚
を薄くすることができるので、第１層配線とその上層の
配線とを接続する接続孔のアスペクト比を低減すること
ができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
を用いて詳述する。なお、実施の形態を説明するための
全図において同一機能を有するものは同一の符号を付
し、その繰り返しの説明は省略する。
【００１９】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図、図２は、その一部を示す
拡大平面図である。
た半導体チップの全体平面図、図２は、その一部を示す
拡大平面図である。
【００２０】単結晶シリコンからなる半導体チップ１Ａ
の主面には、例えば６４Ｍbit （メガビット）の容量を
有するＤＲＡＭが形成されている。図１に示すように、
このＤＲＡＭは、８個に分割されたメモリマットＭＭと
それらの周囲に配置された周辺回路とで構成されてい
る。８Ｍbit の容量を有するメモリマットＭＭのそれぞ
れは、図２に示すように、１６個のメモリアレイＭＡＲ
Ｙに分割されている。メモリアレイＭＡＲＹのそれぞれ
は、行列状に配置された２Ｋbit （キロビット）×２５
６bit ＝５１２Ｋbit のメモリセルで構成されており、
それらの周囲には、周辺回路のセンスアンプＳＡとワー
ドドライバＷＤとが配置されている。
の主面には、例えば６４Ｍbit （メガビット）の容量を
有するＤＲＡＭが形成されている。図１に示すように、
このＤＲＡＭは、８個に分割されたメモリマットＭＭと
それらの周囲に配置された周辺回路とで構成されてい
る。８Ｍbit の容量を有するメモリマットＭＭのそれぞ
れは、図２に示すように、１６個のメモリアレイＭＡＲ
Ｙに分割されている。メモリアレイＭＡＲＹのそれぞれ
は、行列状に配置された２Ｋbit （キロビット）×２５
６bit ＝５１２Ｋbit のメモリセルで構成されており、
それらの周囲には、周辺回路のセンスアンプＳＡとワー
ドドライバＷＤとが配置されている。
【００２１】図３は、このＤＲＡＭの要部（図２に示す
メモリアレイとそれに隣接する周辺回路（直接周辺回
路）の各一部）を示す半導体基板の断面図である。
メモリアレイとそれに隣接する周辺回路（直接周辺回
路）の各一部）を示す半導体基板の断面図である。
【００２２】図示のように、このＤＲＡＭのメモリセル
は、メモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）の上部にビ
ット線ＢＬ1,ＢＬ2 を配置し、ビット線ＢＬ1,ＢＬ2 の
上部に情報蓄積用容量素子Ｃを配置するキャパシタ・オ
ーバー・ビットライン(Capacitor Over Bitline;ＣＯ
Ｂ）構造で構成されている。情報蓄積用容量素子Ｃは、
下部電極（蓄積電極）１２と容量絶縁膜１５と上部電極
１６とを積層した構造になっている。
は、メモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）の上部にビ
ット線ＢＬ1,ＢＬ2 を配置し、ビット線ＢＬ1,ＢＬ2 の
上部に情報蓄積用容量素子Ｃを配置するキャパシタ・オ
ーバー・ビットライン(Capacitor Over Bitline;ＣＯ
Ｂ）構造で構成されている。情報蓄積用容量素子Ｃは、
下部電極（蓄積電極）１２と容量絶縁膜１５と上部電極
１６とを積層した構造になっている。
【００２３】このＤＲＡＭを製造するには、まず半導体
基板１の主面に熱酸化（ＬＯＣＯＳ）法でフィールド酸
化膜２を形成し、次いでフィールド酸化膜２で囲まれた
アクティブ領域の表面を熱酸化してゲート酸化膜３を形
成した後、ゲート酸化膜３の上部にメモリセルのワード
線ＷＬを兼ねたゲート電極４Ａを形成する。ゲート電極
４Ａ（ワード線ＷＬ）は、半導体基板１上にＣＶＤ法で
多結晶シリコン膜（または多結晶シリコン膜と高融点金
属シリサイド膜とを積層したポリサイド膜）と酸化シリ
コン膜５とを堆積し、フォトレジストをマスクにしたエ
ッチングでこれらの膜をパターニングして形成する。こ
のとき同時に、周辺回路のｎチャネル型ＭＩＳＦＥＴ
（Ｑｓ）のゲート電極４Ｂ（および図には示さないｐチ
ャネル型ＭＩＳＦＥＴのゲート電極）を形成する。
基板１の主面に熱酸化（ＬＯＣＯＳ）法でフィールド酸
化膜２を形成し、次いでフィールド酸化膜２で囲まれた
アクティブ領域の表面を熱酸化してゲート酸化膜３を形
成した後、ゲート酸化膜３の上部にメモリセルのワード
線ＷＬを兼ねたゲート電極４Ａを形成する。ゲート電極
４Ａ（ワード線ＷＬ）は、半導体基板１上にＣＶＤ法で
多結晶シリコン膜（または多結晶シリコン膜と高融点金
属シリサイド膜とを積層したポリサイド膜）と酸化シリ
コン膜５とを堆積し、フォトレジストをマスクにしたエ
ッチングでこれらの膜をパターニングして形成する。こ
のとき同時に、周辺回路のｎチャネル型ＭＩＳＦＥＴ
（Ｑｓ）のゲート電極４Ｂ（および図には示さないｐチ
ャネル型ＭＩＳＦＥＴのゲート電極）を形成する。
【００２４】次に、半導体基板１にｎ型不純物（例えば
リン（Ｐ））をイオン注入して、メモリセル選択用ＭＩ
ＳＦＥＴ（Ｑｔ）のｎ型半導体領域６（ソース領域、ド
レイン領域）およびｎチャネル型ＭＩＳＦＥＴ（Ｑｓ）
のｎ型半導体領域６（ソース領域、ドレイン領域）を形
成した後、半導体基板１上にＣＶＤ法で酸化シリコン膜
７および酸化シリコン膜８を堆積する。
リン（Ｐ））をイオン注入して、メモリセル選択用ＭＩ
ＳＦＥＴ（Ｑｔ）のｎ型半導体領域６（ソース領域、ド
レイン領域）およびｎチャネル型ＭＩＳＦＥＴ（Ｑｓ）
のｎ型半導体領域６（ソース領域、ドレイン領域）を形
成した後、半導体基板１上にＣＶＤ法で酸化シリコン膜
７および酸化シリコン膜８を堆積する。
【００２５】次に、上記酸化シリコン膜８、７をエッチ
ングしてメモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）のソー
ス領域、ドレイン領域の一方（ｎ型半導体領域６）の上
部に接続孔９を形成し、周辺回路のｎチャネル型ＭＩＳ
ＦＥＴ（Ｑｓ）のソース領域、ドレイン領域の一方（ｎ
型半導体領域６）の上部に接続孔１０を形成する。
ングしてメモリセル選択用ＭＩＳＦＥＴ（Ｑｔ）のソー
ス領域、ドレイン領域の一方（ｎ型半導体領域６）の上
部に接続孔９を形成し、周辺回路のｎチャネル型ＭＩＳ
ＦＥＴ（Ｑｓ）のソース領域、ドレイン領域の一方（ｎ
型半導体領域６）の上部に接続孔１０を形成する。
【００２６】次に、酸化シリコン膜８の上部にＣＶＤ法
で堆積した多結晶シリコン膜（またはポリサイド膜）を
パターニングすることにより、上記接続孔９を通じてメ
モリセル選択用ＭＩＳＦＥＴ（Ｑｔ）のｎ型半導体領域
６に接続されるビット線ＢＬ1 と上記接続孔１０を通じ
てｎチャネル型ＭＩＳＦＥＴ（Ｑｓ）のｎ型半導体領域
６に接続されるビット線ＢＬ2 とを形成する。
で堆積した多結晶シリコン膜（またはポリサイド膜）を
パターニングすることにより、上記接続孔９を通じてメ
モリセル選択用ＭＩＳＦＥＴ（Ｑｔ）のｎ型半導体領域
６に接続されるビット線ＢＬ1 と上記接続孔１０を通じ
てｎチャネル型ＭＩＳＦＥＴ（Ｑｓ）のｎ型半導体領域
６に接続されるビット線ＢＬ2 とを形成する。
【００２７】次に、ビット線ＢＬ1,ＢＬ2 の上部に情報
蓄積用容量素子Ｃの下部電極１２を形成する。下部電極
１２を形成するには、まずビット線ＢＬ1,ＢＬ2 の上部
にＣＶＤ法でＢＰＳＧ膜１１を堆積し、リフローによっ
てその表面を平坦化した後、メモリセル選択用ＭＩＳＦ
ＥＴ（Ｑt ）のソース、ドレイン領域（ｎ型半導体領域
６）の他方の上部のＢＰＳＧ膜１１、酸化シリコン膜
８、７をエッチングして接続孔１３を形成し、接続孔１
３の内部に多結晶シリコンのプラグ１４を埋め込んだ
後、ＢＰＳＧ膜１１上にＣＶＤ法で堆積した多結晶シリ
コン膜（またはポリサイド膜）をパターニングする。
蓄積用容量素子Ｃの下部電極１２を形成する。下部電極
１２を形成するには、まずビット線ＢＬ1,ＢＬ2 の上部
にＣＶＤ法でＢＰＳＧ膜１１を堆積し、リフローによっ
てその表面を平坦化した後、メモリセル選択用ＭＩＳＦ
ＥＴ（Ｑt ）のソース、ドレイン領域（ｎ型半導体領域
６）の他方の上部のＢＰＳＧ膜１１、酸化シリコン膜
８、７をエッチングして接続孔１３を形成し、接続孔１
３の内部に多結晶シリコンのプラグ１４を埋め込んだ
後、ＢＰＳＧ膜１１上にＣＶＤ法で堆積した多結晶シリ
コン膜（またはポリサイド膜）をパターニングする。
【００２８】次に、下部電極１２の上部に情報蓄積用容
量素子Ｃの容量絶縁膜１５を形成し、容量絶縁膜１５の
上部に情報蓄積用容量素子Ｃの上部電極１６を形成す
る。容量絶縁膜１５と上部電極１６は、下部電極１２の
上部にＣＶＤ法で窒化シリコン膜（またはＴａ2 Ｏ
5 膜）を堆積し、次いでその上部に多結晶シリコン膜
（またはチタンナイトライド（ＴｉＮ）膜）を堆積した
後、これらの膜をパターニングして形成する。
量素子Ｃの容量絶縁膜１５を形成し、容量絶縁膜１５の
上部に情報蓄積用容量素子Ｃの上部電極１６を形成す
る。容量絶縁膜１５と上部電極１６は、下部電極１２の
上部にＣＶＤ法で窒化シリコン膜（またはＴａ2 Ｏ
5 膜）を堆積し、次いでその上部に多結晶シリコン膜
（またはチタンナイトライド（ＴｉＮ）膜）を堆積した
後、これらの膜をパターニングして形成する。
【００２９】次に、図４に示すように、情報蓄積用容量
素子Ｃの上部にＣＶＤ法でＢＰＳＧ膜１７を堆積する。
本実施の形態のＤＲＡＭは、情報蓄積用容量素子Ｃをメ
モリセル選択用ＭＩＳＦＥＴ（Ｑｔ）の上部に配置する
スタックド・キャパシタ構造を採用しているので、メモ
リアレイのＢＰＳＧ膜１７は相対的に段差が高くなり、
周辺回路のＢＰＳＧ膜１７は相対的に段差が低くなる。
素子Ｃの上部にＣＶＤ法でＢＰＳＧ膜１７を堆積する。
本実施の形態のＤＲＡＭは、情報蓄積用容量素子Ｃをメ
モリセル選択用ＭＩＳＦＥＴ（Ｑｔ）の上部に配置する
スタックド・キャパシタ構造を採用しているので、メモ
リアレイのＢＰＳＧ膜１７は相対的に段差が高くなり、
周辺回路のＢＰＳＧ膜１７は相対的に段差が低くなる。
【００３０】次に、図５に示すように、ＢＰＳＧ膜１７
をエッチングして情報蓄積用容量素子Ｃの上部電極１６
の上部に接続孔２５を形成し、ＢＰＳＧ膜１７、１１お
よび酸化シリコン膜８をエッチングして周辺回路のｎチ
ャネル型ＭＩＳＦＥＴ（Ｑｓ）のソース領域、ドレイン
領域の他方（ｎ型半導体領域６）の上部に接続孔２６を
形成した後、ＢＰＳＧ膜１７の上部に第１層目の配線１
８Ａ、１８Ｂを形成する。このとき、第１層目の配線は
周辺回路のみに配置し、メモリアレイには配置しないよ
うにする。配線１８Ａ、１８Ｂは、ＴｉＮ膜、Ｗ（タン
グステン）膜およびＴｉＮ膜の３層膜をパターニングし
て形成する。ＴｉＮ膜は反応性スパッタリング法で堆積
し、Ｗ膜はＣＶＤ法で堆積する。
をエッチングして情報蓄積用容量素子Ｃの上部電極１６
の上部に接続孔２５を形成し、ＢＰＳＧ膜１７、１１お
よび酸化シリコン膜８をエッチングして周辺回路のｎチ
ャネル型ＭＩＳＦＥＴ（Ｑｓ）のソース領域、ドレイン
領域の他方（ｎ型半導体領域６）の上部に接続孔２６を
形成した後、ＢＰＳＧ膜１７の上部に第１層目の配線１
８Ａ、１８Ｂを形成する。このとき、第１層目の配線は
周辺回路のみに配置し、メモリアレイには配置しないよ
うにする。配線１８Ａ、１８Ｂは、ＴｉＮ膜、Ｗ（タン
グステン）膜およびＴｉＮ膜の３層膜をパターニングし
て形成する。ＴｉＮ膜は反応性スパッタリング法で堆積
し、Ｗ膜はＣＶＤ法で堆積する。
【００３１】次に、図６に示すように、第１層目の配線
１８Ａ、１８Ｂの上部にプラズマＣＶＤ法で酸化シリコ
ン膜１９を堆積した後、図７に示すように、低段差部で
ある周辺回路に形成したフォトレジスト２０をマスクに
して高段差部であるメモリアレイの酸化シリコン膜１９
をエッチバックする。このとき、高段差部であるメモリ
アレイには第１層目の配線が配置されていないので、こ
のエッチバックは、情報蓄積用容量素子Ｃの上部電極１
６を覆っているＢＰＳＧ膜１７の表面が露出するまで行
っても支障はない。つまり、高段差部（メモリアレイ）
に第１層目の配線を配置しないことにより、配線の膜厚
に相当する分、高段差部（メモリアレイ）の酸化シリコ
ン膜１９のエッチバック量を多くすることができる。
１８Ａ、１８Ｂの上部にプラズマＣＶＤ法で酸化シリコ
ン膜１９を堆積した後、図７に示すように、低段差部で
ある周辺回路に形成したフォトレジスト２０をマスクに
して高段差部であるメモリアレイの酸化シリコン膜１９
をエッチバックする。このとき、高段差部であるメモリ
アレイには第１層目の配線が配置されていないので、こ
のエッチバックは、情報蓄積用容量素子Ｃの上部電極１
６を覆っているＢＰＳＧ膜１７の表面が露出するまで行
っても支障はない。つまり、高段差部（メモリアレイ）
に第１層目の配線を配置しないことにより、配線の膜厚
に相当する分、高段差部（メモリアレイ）の酸化シリコ
ン膜１９のエッチバック量を多くすることができる。
【００３２】酸化シリコン膜１９をエッチバックすると
きのマスクとなるフォトレジスト２０の端部は、メモリ
アレイの最端部に位置している情報蓄積用容量素子Ｃの
下部電極１２の端部との距離（Ｓ）がほぼ0.５〜1.５μ
ｍ程度の範囲内となるように設定する。すなわち、酸化
シリコン膜１９をエッチバックするフォトレジスト２０
は、図８に示すように、情報蓄積用容量素子Ｃの下部電
極１２を形成するためのパターン（Ｐ１２）群を0.５〜
1.５μｍ程度ブローデン(broaden) した開孔パターン
（Ｐ２０）を有するフォトマスクを使用して形成する。
フォトレジスト２０の端部と下部電極１２の端部との距
離（Ｓ）がこの範囲内であれば、例えば図９に示すよう
に、フォトレジスト２０の端部が周辺回路の配線（１８
Ａ）上に位置していても支障はない。
きのマスクとなるフォトレジスト２０の端部は、メモリ
アレイの最端部に位置している情報蓄積用容量素子Ｃの
下部電極１２の端部との距離（Ｓ）がほぼ0.５〜1.５μ
ｍ程度の範囲内となるように設定する。すなわち、酸化
シリコン膜１９をエッチバックするフォトレジスト２０
は、図８に示すように、情報蓄積用容量素子Ｃの下部電
極１２を形成するためのパターン（Ｐ１２）群を0.５〜
1.５μｍ程度ブローデン(broaden) した開孔パターン
（Ｐ２０）を有するフォトマスクを使用して形成する。
フォトレジスト２０の端部と下部電極１２の端部との距
離（Ｓ）がこの範囲内であれば、例えば図９に示すよう
に、フォトレジスト２０の端部が周辺回路の配線（１８
Ａ）上に位置していても支障はない。
【００３３】また、メモリアレイと周辺回路の段差が大
きい場合には、図１０に示すように、メモリアレイの酸
化シリコン膜１９をエッチバックした後、さらにその下
層のＢＰＳＧ膜１７の一部を（上部電極１６が露出しな
い程度に）エッチバックしてもよい。
きい場合には、図１０に示すように、メモリアレイの酸
化シリコン膜１９をエッチバックした後、さらにその下
層のＢＰＳＧ膜１７の一部を（上部電極１６が露出しな
い程度に）エッチバックしてもよい。
【００３４】次に、フォトレジスト２０を除去した後、
図１１に示すように、前記エッチバック後のメモリアレ
イと周辺回路との間に残った僅かな段差をほぼ完全に解
消するために、酸化シリコン膜１９の上部にスピンオン
グラス膜２１を塗布する。このとき、スピンオングラス
膜２１の塗布だけでは段差が解消されない場合は、必要
に応じてスピンオングラス膜２１をエッチバックしても
よい。
図１１に示すように、前記エッチバック後のメモリアレ
イと周辺回路との間に残った僅かな段差をほぼ完全に解
消するために、酸化シリコン膜１９の上部にスピンオン
グラス膜２１を塗布する。このとき、スピンオングラス
膜２１の塗布だけでは段差が解消されない場合は、必要
に応じてスピンオングラス膜２１をエッチバックしても
よい。
【００３５】次に、図１２に示すように、スピンオング
ラス膜２１の上部にプラズマＣＶＤ法で堆積した酸化シ
リコン膜２２をエッチングして前記第１層目の配線１８
Ｂに達する接続孔２３を形成した後、酸化シリコン膜２
２の上部に第２層目の配線２４Ａ〜２４Ｄを形成する。
このとき、第２層目の配線の一部（配線２４Ａ、２４
Ｂ）はメモリアレイに配置し、他の一部（配線２４Ｃ、
２４Ｄ）は周辺回路に配置する。第２層目の配線２４Ａ
〜２４Ｄは、ＴｉＮ膜、アルミニウム（Ａｌ）膜および
ＴｉＮ膜の３層膜をパターニングして形成する。ＴｉＮ
膜は反応性スパッタリング法で堆積し、Ａｌ膜はスパッ
タリング法で堆積する。なお、Ａｌ膜の上部にＴｉＮ膜
を堆積するときには、ＴｉＮ膜の堆積に先だってＡｌ膜
を２００〜３００℃、３０秒〜２分程度真空加熱し、配
線２４Ａ〜２４Ｄをパターニングする際のフォトレジス
トの現像時にＡｌ膜がエッチングされるのを防止すると
よい。
ラス膜２１の上部にプラズマＣＶＤ法で堆積した酸化シ
リコン膜２２をエッチングして前記第１層目の配線１８
Ｂに達する接続孔２３を形成した後、酸化シリコン膜２
２の上部に第２層目の配線２４Ａ〜２４Ｄを形成する。
このとき、第２層目の配線の一部（配線２４Ａ、２４
Ｂ）はメモリアレイに配置し、他の一部（配線２４Ｃ、
２４Ｄ）は周辺回路に配置する。第２層目の配線２４Ａ
〜２４Ｄは、ＴｉＮ膜、アルミニウム（Ａｌ）膜および
ＴｉＮ膜の３層膜をパターニングして形成する。ＴｉＮ
膜は反応性スパッタリング法で堆積し、Ａｌ膜はスパッ
タリング法で堆積する。なお、Ａｌ膜の上部にＴｉＮ膜
を堆積するときには、ＴｉＮ膜の堆積に先だってＡｌ膜
を２００〜３００℃、３０秒〜２分程度真空加熱し、配
線２４Ａ〜２４Ｄをパターニングする際のフォトレジス
トの現像時にＡｌ膜がエッチングされるのを防止すると
よい。
【００３６】図示は省略するが、その後、第２層目の配
線２４Ａ〜２４Ｄの上部に層間絶縁膜を堆積し、この層
間絶縁膜に接続孔を形成した後、層間絶縁膜の上部に第
３層目の配線を形成することにより、本実施の形態のＤ
ＲＡＭが略完成する。層間絶縁膜は、例えばプラズマＣ
ＶＤ法で堆積した酸化シリコン膜、スピン塗布法で堆積
したスピンオングラス膜およびプラズマＣＶＤ法で堆積
した酸化シリコン膜の３層で構成する。なお、層間絶縁
膜に接続孔を形成する際のエッチングは、フォトレジス
トとの選択比を確保しつつ、接続孔内にエッチング反応
の副生成物が再付着するのを防止するために、一酸化炭
素（ＣＯ）を添加したエッチングガスを用いて行うとよ
い。
線２４Ａ〜２４Ｄの上部に層間絶縁膜を堆積し、この層
間絶縁膜に接続孔を形成した後、層間絶縁膜の上部に第
３層目の配線を形成することにより、本実施の形態のＤ
ＲＡＭが略完成する。層間絶縁膜は、例えばプラズマＣ
ＶＤ法で堆積した酸化シリコン膜、スピン塗布法で堆積
したスピンオングラス膜およびプラズマＣＶＤ法で堆積
した酸化シリコン膜の３層で構成する。なお、層間絶縁
膜に接続孔を形成する際のエッチングは、フォトレジス
トとの選択比を確保しつつ、接続孔内にエッチング反応
の副生成物が再付着するのを防止するために、一酸化炭
素（ＣＯ）を添加したエッチングガスを用いて行うとよ
い。
【００３７】このように、本実施の形態によれば、情報
蓄積用容量素子Ｃの上部電極１６を覆うＢＰＳＧ膜１７
の上部に形成される第１層目の配線（配線１８Ａ、１８
Ｂ）を周辺回路のみに配置し、メモリアレイには配置し
ないようにすることにより、第１層目の配線（配線１８
Ａ、１８Ｂ）を覆う酸化シリコン膜１９をエッチバック
して平坦化する際に、高段差部であるメモリアレイの酸
化シリコン膜１９のエッチバック量を多くすることがで
きるので、メモリアレイと周辺回路の段差を十分に低減
することができる。
蓄積用容量素子Ｃの上部電極１６を覆うＢＰＳＧ膜１７
の上部に形成される第１層目の配線（配線１８Ａ、１８
Ｂ）を周辺回路のみに配置し、メモリアレイには配置し
ないようにすることにより、第１層目の配線（配線１８
Ａ、１８Ｂ）を覆う酸化シリコン膜１９をエッチバック
して平坦化する際に、高段差部であるメモリアレイの酸
化シリコン膜１９のエッチバック量を多くすることがで
きるので、メモリアレイと周辺回路の段差を十分に低減
することができる。
【００３８】また、酸化シリコン膜１９のエッチバック
を行った後、酸化シリコン膜１９の上部にスピンオング
ラス膜２１を塗布することにより、メモリアレイと周辺
回路領域の段差をさらに低減することができる。
を行った後、酸化シリコン膜１９の上部にスピンオング
ラス膜２１を塗布することにより、メモリアレイと周辺
回路領域の段差をさらに低減することができる。
【００３９】これにより、第２層目の配線２４Ａ〜２４
Ｄの下地（酸化シリコン膜２２）を十分に平坦化できる
結果、配線２４Ａ〜２４Ｄを形成するフォトリソグラフ
ィ時に露光光の焦点ずれが生じたり、エッチング残りが
生じたりすることがないので、配線２４Ａ〜２４Ｄの加
工精度が向上し、短絡や断線などの不良を防止すること
ができる。また、配線２４Ａ〜２４Ｄと他の配線層の配
線（第１層目の配線および第３層目の配線）との接続信
頼性を向上させることができる。
Ｄの下地（酸化シリコン膜２２）を十分に平坦化できる
結果、配線２４Ａ〜２４Ｄを形成するフォトリソグラフ
ィ時に露光光の焦点ずれが生じたり、エッチング残りが
生じたりすることがないので、配線２４Ａ〜２４Ｄの加
工精度が向上し、短絡や断線などの不良を防止すること
ができる。また、配線２４Ａ〜２４Ｄと他の配線層の配
線（第１層目の配線および第３層目の配線）との接続信
頼性を向上させることができる。
【００４０】さらに、本実施の形態によれば、周辺回路
に配置した第１層目の配線１８Ａ、１８Ｂを覆う酸化シ
リコン膜１９の初期膜厚を薄くすることが可能となるの
で、第１層目の配線１８Ａ、１８Ｂとその上層の配線
（第２層目の配線または第３層目の配線）とを接続する
接続孔のアスペクト比を小さくすることができ、この接
続孔内における配線の接続信頼性を向上させることがで
きる。
に配置した第１層目の配線１８Ａ、１８Ｂを覆う酸化シ
リコン膜１９の初期膜厚を薄くすることが可能となるの
で、第１層目の配線１８Ａ、１８Ｂとその上層の配線
（第２層目の配線または第３層目の配線）とを接続する
接続孔のアスペクト比を小さくすることができ、この接
続孔内における配線の接続信頼性を向上させることがで
きる。
【００４１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００４２】前記実施の形態では、ビット線の上部に情
報蓄積用容量素子を配置するＣＯＢ構造のメモリセルを
備えたＤＲＡＭの製造方法に適用した場合について説明
したが、メモリセルの上部に情報蓄積用容量素子を配置
し、さらにその上部にビット線を配置するようなＤＲＡ
Ｍの製造方法に適用することもできる。
報蓄積用容量素子を配置するＣＯＢ構造のメモリセルを
備えたＤＲＡＭの製造方法に適用した場合について説明
したが、メモリセルの上部に情報蓄積用容量素子を配置
し、さらにその上部にビット線を配置するようなＤＲＡ
Ｍの製造方法に適用することもできる。
【００４３】また、スタックド・キャパシタ構造を採用
するＤＲＡＭのみならず、一般に、相対的に段差が低い
領域と高い領域とが生じている基板上に多層配線を形成
するＬＳＩの製造方法に広く適用することができる。
するＤＲＡＭのみならず、一般に、相対的に段差が低い
領域と高い領域とが生じている基板上に多層配線を形成
するＬＳＩの製造方法に広く適用することができる。
【００４４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４５】本発明によれば、相対的に段差が高い領域
（メモリアレイ）と相対的に段差が低い領域（周辺回
路）の段差を低減することができるので、段差上に形成
される配線の短絡や断線不良を防止することができる。
（メモリアレイ）と相対的に段差が低い領域（周辺回
路）の段差を低減することができるので、段差上に形成
される配線の短絡や断線不良を防止することができる。
【００４６】本発明によれば、相対的に段差が低い領域
（周辺回路）に配置した配線を覆う絶縁膜の初期膜厚を
薄くすることができるので、この配線と上層の配線とを
接続する接続孔のアスペクト比を小さくすることがで
き、上下配線の接続信頼性を向上させることができる。
（周辺回路）に配置した配線を覆う絶縁膜の初期膜厚を
薄くすることができるので、この配線と上層の配線とを
接続する接続孔のアスペクト比を小さくすることがで
き、上下配線の接続信頼性を向上させることができる。
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】図１の一部を示す拡大平面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】酸化シリコン膜のエッチバックに使用するフォ
トレジストのマスクパターンを示す平面図である。
トレジストのマスクパターンを示す平面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
１ 半導体基板 １Ａ 半導体チップ ２ フィールド酸化膜 ３ ゲート酸化膜 ４Ａ ゲート電極 ４Ｂ ゲート電極 ５ 酸化シリコン膜 ６ ｎ型半導体領域（ソース領域、ドレイン領域） ７ 酸化シリコン膜 ８ 酸化シリコン膜 ９ 接続孔 １０ 接続孔 １１ ＢＰＳＧ膜 １２ 下部電極 １３ 接続孔 １４ プラグ １５ 容量絶縁膜 １６ 上部電極 １７ ＢＰＳＧ膜 １８Ａ 配線 １８Ｂ 配線 １９ 酸化シリコン膜 ２０ フォトレジスト ２１ スピンオングラス膜 ２２ 酸化シリコン膜 ２３ 接続孔 ２４Ａ〜２４Ｄ 配線 ２５ 接続孔 ２６ 接続孔 ＢＬ1,ＢＬ2 ビット線 Ｃ 情報蓄積用容量素子 ＭＭ メモリマット ＭＡＲＹ メモリアレイ Ｑｓ ｎチャネル型ＭＩＳＦＥＴ Ｑｔ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村田 純 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 只木 ▲芳▼▲隆▼ 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 関口 敏宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 川北 惠三 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 帰山 敏之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 松永 勝稔 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 斉藤 和彦 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 西村 美智夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 大塚 実 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 湯原 克夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 田中 道夫 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 早川 崇 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 趙 成洙 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 江▲崎▼ 祐治 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (8)
- 【請求項１】 相対的に段差が低い第１領域と、相対的
に段差が高い第２領域とを有する半導体基板上に多層配
線を形成する半導体集積回路装置の製造方法であって、
（ａ）相対的に段差が低い第１領域の第１絶縁膜上に第
１層配線を形成した後、前記第１層配線を覆う第２絶縁
膜を堆積する工程、（ｂ）相対的に段差が高い第２領域
の前記第２絶縁膜をエッチバックする工程、（ｃ）前記
第２絶縁膜上にスピンオングラス膜を塗布し、次いで、
前記スピンオングラス膜上に第３絶縁膜を堆積する工
程、（ｄ）前記第１領域の第３絶縁膜上に第２層配線を
形成すると共に、前記第２領域の第３絶縁膜上に第２層
配線を形成する工程、を含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記スピンオングラス膜を必要に応じ
てエッチバックすることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記第２絶縁膜および前記第
３絶縁膜は、プラズマＣＶＤ法で堆積した酸化シリコン
膜であることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項４】 半導体基板上に形成したメモリセル選択
用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を配置する
スタックド・キャパシタ構造のメモリセルを備えたＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板上にメモリセル選択用ＭＩＳＦＥＴお
よび周辺回路のＭＩＳＦＥＴを形成した後、前記メモリ
セル選択用ＭＩＳＦＥＴの上部に情報蓄積用容量素子を
形成する工程、（ｂ）前記情報蓄積用容量素子の上部に
ビット線を形成した後、前記ビット線を覆う第１絶縁膜
を堆積する工程、（ｃ）前記周辺回路のＭＩＳＦＥＴの
上層の前記第１絶縁膜上に第１層配線を形成した後、前
記第１層配線を覆う第２絶縁膜を堆積する工程、（ｄ）
前記ビット線の上層の前記第２絶縁膜をエッチバックす
る工程、（ｅ）前記第２絶縁膜上にスピンオングラス膜
を塗布し、次いで、前記スピンオングラス膜上に第３絶
縁膜を堆積する工程、（ｆ）前記ビット線の上層の前記
第３絶縁膜上に第２層配線を形成すると共に、前記周辺
回路のＭＩＳＦＥＴの上層の前記第３絶縁膜上に第２層
配線を形成する工程、を含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項５】 半導体基板上に形成したメモリセル選択
用ＭＩＳＦＥＴの上部にビット線を配置し、前記ビット
線の上部に情報蓄積用容量素子を配置するメモリセルを
備えたＤＲＡＭを有する半導体集積回路装置の製造方法
であって、（ａ）半導体基板上にメモリセル選択用ＭＩ
ＳＦＥＴおよび周辺回路のＭＩＳＦＥＴを形成した後、
前記メモリセル選択用ＭＩＳＦＥＴの上部にビット線を
形成する工程、（ｂ）前記ビット線の上部に情報蓄積用
容量素子を形成した後、前記情報蓄積用容量素子を覆う
第１絶縁膜を堆積する工程、（ｃ）前記周辺回路のＭＩ
ＳＦＥＴの上層の前記第１絶縁膜上に第１層配線を形成
した後、前記第１層配線を覆う第２絶縁膜を堆積する工
程、（ｄ）前記情報蓄積用容量素子の上層の前記第２絶
縁膜をエッチバックする工程、（ｅ）前記第２絶縁膜上
にスピンオングラス膜を塗布し、次いで、前記スピンオ
ングラス膜上に第３絶縁膜を堆積する工程、（ｆ）前記
情報蓄積用容量素子の上層の前記第３絶縁膜上に第２層
配線を形成すると共に、前記周辺回路のＭＩＳＦＥＴの
上層の前記第３絶縁膜上に第２層配線を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法であって、前記情報蓄積用容量素子の下部電極を
形成するためのパターンを0.５〜1.５μｍ程度ブローデ
ンした開孔パターンを有するフォトマスクを使用して前
記第２絶縁膜をエッチバックすることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記第２絶縁膜
の一部のみをエッチバックすることを特徴とする半導体
集積回路装置の製造方法。 - 【請求項８】 請求項１〜６のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記第２絶縁膜
とその下層の前記第１絶縁膜の一部とをエッチバックす
ることを特徴とする半導体集積回路装置の製造方法。
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