JP2769331B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路さらにはその多層配線構造に
関し、例えばDRAM（ダイナミック・ランダム・アクセス
・メモリ）における平坦化微細配線構造に適用して有効
な技術に関する。
関し、例えばDRAM（ダイナミック・ランダム・アクセス
・メモリ）における平坦化微細配線構造に適用して有効
な技術に関する。
現在一般的な多層配線の構造は下記のようなものであ
る。
る。
すなわち、所要位置にコンタクトホールを形成した絶
縁膜上に堆積させたアルミニウム等の金属層をエッチン
グにて所要のパターンにした第１配線層が形成されてい
る。上記第１配線層上に、所要の位置にスルーホールを
設けた層間絶縁膜が形成され、上記スルーホールを介し
第１配線層と接触するよう上記層間絶縁膜上に堆積され
た金属層をエッチングして第２層目配線層が形成されて
いる。さらにこの上に第２層目層間絶縁膜が形成され、
以下同様の工程にて多層配線層を形成するものである。
また回路素子の微細化に伴い、配線層の幅が狭くなると
所謂エレクトロマイグレーションによる断線が顕著にな
るため、配線層金属をアルミニウムより融点の高いタン
グステン等の金属に置き換えてエレクトロマイグレーシ
ョン耐性を高める技術も用いられる。
縁膜上に堆積させたアルミニウム等の金属層をエッチン
グにて所要のパターンにした第１配線層が形成されてい
る。上記第１配線層上に、所要の位置にスルーホールを
設けた層間絶縁膜が形成され、上記スルーホールを介し
第１配線層と接触するよう上記層間絶縁膜上に堆積され
た金属層をエッチングして第２層目配線層が形成されて
いる。さらにこの上に第２層目層間絶縁膜が形成され、
以下同様の工程にて多層配線層を形成するものである。
また回路素子の微細化に伴い、配線層の幅が狭くなると
所謂エレクトロマイグレーションによる断線が顕著にな
るため、配線層金属をアルミニウムより融点の高いタン
グステン等の金属に置き換えてエレクトロマイグレーシ
ョン耐性を高める技術も用いられる。
尚、タングステン配線について記載される文献の例と
してはVLSI Multilevel Interconnection.Conf.No.86CH
2337−4 P418（1986）がある。
してはVLSI Multilevel Interconnection.Conf.No.86CH
2337−4 P418（1986）がある。
しかしながら、従来技術により多層配線層を形成する
と、一定の高さをもって所定幅を形成されている配線層
パターンに従ってその上の層間絶縁膜に凹凸を生じ、上
記凹凸はさらにその上に形成される配線層や絶縁膜にも
不所望な凹凸を生じさせる。また、コンタクトホールや
スルーホール部分では配線層自体が窪んでしまう。
と、一定の高さをもって所定幅を形成されている配線層
パターンに従ってその上の層間絶縁膜に凹凸を生じ、上
記凹凸はさらにその上に形成される配線層や絶縁膜にも
不所望な凹凸を生じさせる。また、コンタクトホールや
スルーホール部分では配線層自体が窪んでしまう。
このように配線層それ自体に凹凸を生ずると、その段
差部分では配線層が不所望に薄くなってエレクトロマイ
グレーションによる断線を誘発するだけでなく、回路素
子の微細化に伴って配線ピッチも狭くなることから当該
配線層を絶縁膜にて覆う際のステップカバレージ不良の
原因ともなる。
差部分では配線層が不所望に薄くなってエレクトロマイ
グレーションによる断線を誘発するだけでなく、回路素
子の微細化に伴って配線ピッチも狭くなることから当該
配線層を絶縁膜にて覆う際のステップカバレージ不良の
原因ともなる。
また上記配線層の及び絶縁膜の凹凸に起因する半導体
ペレット表面の凹凸は、当該ペレットを半田ボール等の
バンプを介して配線基板に直接実装するCCB（Controlle
d Collapsed Bonding）構造を困難にする。
ペレット表面の凹凸は、当該ペレットを半田ボール等の
バンプを介して配線基板に直接実装するCCB（Controlle
d Collapsed Bonding）構造を困難にする。
また上記従来技術にて配線層を形成する時、オーバー
エッチング現象のため、配線パターン形成用のマスクと
されるフォトレジスト膜の開口幅よりも配線幅寸法が減
少し易く、エレクトロマイグレーション耐性等の点にお
いて半導体集積回路の信頼性を低下させる。
エッチング現象のため、配線パターン形成用のマスクと
されるフォトレジスト膜の開口幅よりも配線幅寸法が減
少し易く、エレクトロマイグレーション耐性等の点にお
いて半導体集積回路の信頼性を低下させる。
配線層の耐エレクトロマイグレーション性を高めるた
めに配線金属をタングステンに置き換える方法もある
が、タングステンは堆積時の表面凹凸が0.1μｍもあり
加工性が悪い上、絶縁膜との密着力も弱く配線層の剥離
が生じやすい等の問題点がある。
めに配線金属をタングステンに置き換える方法もある
が、タングステンは堆積時の表面凹凸が0.1μｍもあり
加工性が悪い上、絶縁膜との密着力も弱く配線層の剥離
が生じやすい等の問題点がある。
本発明の目的は、ステップカバレージ不良や、エレク
トロマイグレーションによる断線のない、信頼性の高い
半導体集積回路を提供できるようにすることにある。
トロマイグレーションによる断線のない、信頼性の高い
半導体集積回路を提供できるようにすることにある。
別の目的は、段差のない配線層を持つためペレット表
面が平坦となり、CCB構造が容易な半導体集積回路を提
供できるようにすることにある。
面が平坦となり、CCB構造が容易な半導体集積回路を提
供できるようにすることにある。
また別の目的は、配線幅寸法の不所望な減少を防ぎ、
信頼性の高い半導体集積回路を提供できるようにするこ
とにある。
信頼性の高い半導体集積回路を提供できるようにするこ
とにある。
さらに別の目的は、配線剥離のない信頼性の高い半導
体集積回路を提供できるようにすることにある。
体集積回路を提供できるようにすることにある。
本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
は、本明細書の記述及び添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、平坦な層間絶縁膜に形成した配線層形成溝
にタングステンなどの配線材料を堆積し、上記絶縁膜と
ほぼ面一な配線層を形成するものである。また、タング
ステンなどの配線材料を所要部に選択的に堆積させる下
地層を、上記配線形成溝に予め設けるものである。さら
に上記層間絶縁膜は、配線形成溝を形成するための絶縁
層の下に当該絶縁層よりも相対的にエッチング速度の速
い絶縁層を重ねて形成するものである。
にタングステンなどの配線材料を堆積し、上記絶縁膜と
ほぼ面一な配線層を形成するものである。また、タング
ステンなどの配線材料を所要部に選択的に堆積させる下
地層を、上記配線形成溝に予め設けるものである。さら
に上記層間絶縁膜は、配線形成溝を形成するための絶縁
層の下に当該絶縁層よりも相対的にエッチング速度の速
い絶縁層を重ねて形成するものである。
更に詳しく説明すれば、前記半導体集積回路は、半導
体基板に形成された回路素子を覆い、表面が平坦化され
た第１絶縁膜の上に、シリコンナイトライド膜と酸化シ
リコン膜とが順次積層されて成る第２絶縁膜が形成さ
れ、前記第２絶縁膜の所要部分が除去されて形成された
配線形成溝に、タングステン配線が堆積された配線構造
を有し、前記配線形成溝の側面と前記タングステン配線
との間には、前記タングステン配線を化学的気相成長法
により選択的に堆積させる選択性を増すと共にタングス
テン配線と結合し、且つ前記酸化シリコン膜と結合する
タングステンシリサイドが設けられ、また、前記シリコ
ンナイトライド膜は、相互に同一のエッチング条件にお
いて、前記第１絶縁膜よりも速いエッチング速度を有
し、且つ前記酸化シリコン膜よりも速いエッチング速度
を有する。
体基板に形成された回路素子を覆い、表面が平坦化され
た第１絶縁膜の上に、シリコンナイトライド膜と酸化シ
リコン膜とが順次積層されて成る第２絶縁膜が形成さ
れ、前記第２絶縁膜の所要部分が除去されて形成された
配線形成溝に、タングステン配線が堆積された配線構造
を有し、前記配線形成溝の側面と前記タングステン配線
との間には、前記タングステン配線を化学的気相成長法
により選択的に堆積させる選択性を増すと共にタングス
テン配線と結合し、且つ前記酸化シリコン膜と結合する
タングステンシリサイドが設けられ、また、前記シリコ
ンナイトライド膜は、相互に同一のエッチング条件にお
いて、前記第１絶縁膜よりも速いエッチング速度を有
し、且つ前記酸化シリコン膜よりも速いエッチング速度
を有する。
上記した手段によれば、平坦な配線層形成溝に埋め込
まれたタングステンなどの配線材料は、その表面を絶縁
層とほぼ面一にするとともに配線層の段差や幅寸法減少
を無くすように働き、これによりステップカバレージ不
良やエレクトロマイグレーションによる断線に対し高い
信頼性を持ち、CCB構造に容易に適用可能な半導体集積
回路を達成するものである。
まれたタングステンなどの配線材料は、その表面を絶縁
層とほぼ面一にするとともに配線層の段差や幅寸法減少
を無くすように働き、これによりステップカバレージ不
良やエレクトロマイグレーションによる断線に対し高い
信頼性を持ち、CCB構造に容易に適用可能な半導体集積
回路を達成するものである。
また、配線形成溝にタングステンなどの配線材料を選
択的に堆積させうる下地層をを予め設けておくことによ
り、当該配線形成溝と配線層との密着性が良くなるよう
に働き、信頼性の高い半導体集積回路を達成するもので
ある。
択的に堆積させうる下地層をを予め設けておくことによ
り、当該配線形成溝と配線層との密着性が良くなるよう
に働き、信頼性の高い半導体集積回路を達成するもので
ある。
さらに上記配線形成溝を形成する絶縁層の下に設けら
れた当該絶縁層よりもエッチング速度の速い絶縁膜は、
エッチングにて上記配線形成溝を形成する際に当該溝の
深さを一定にするようなストッパとして働き、配線層形
成溝の深さに対する制御を容易化する。
れた当該絶縁層よりもエッチング速度の速い絶縁膜は、
エッチングにて上記配線形成溝を形成する際に当該溝の
深さを一定にするようなストッパとして働き、配線層形
成溝の深さに対する制御を容易化する。
〔実施例１〕 第１図には、本発明の一実施例であるDRAMの要部が縦
断面図によって示される。
断面図によって示される。
第１図に示されるDRAMは特に制限されないがＰ型半導
体基板３の上に形成され、同図にはメモリセル領域１と
周辺CMIS（相互型メタル・インシュレート・セミコンダ
クタ）回路領域２が代表的に示される。
体基板３の上に形成され、同図にはメモリセル領域１と
周辺CMIS（相互型メタル・インシュレート・セミコンダ
クタ）回路領域２が代表的に示される。
上記メモリセル領域１に形成されるそれぞれのメモリ
セルは、特に制限されないが、１トランジスタ型メモリ
セルとされ、Ｎチャンネル型選択MISFETQiと蓄積容量Ci
とによって構成される。
セルは、特に制限されないが、１トランジスタ型メモリ
セルとされ、Ｎチャンネル型選択MISFETQiと蓄積容量Ci
とによって構成される。
上記Ｎチャンネル型選択MISFETQiはＰ型半導体基板３
に形成されＰ-ウェル領域４内にさらに積層されたＰ型
半導体領域６内に形成されている。上記Ｎチャンネル型
選択MISFETQiのドレイン領域またはソース領域８または
９は所定の間隔を持ってＰ型半導体領域６内に形成さ
れ、その間には酸化シリコンより成るゲート絶縁膜11′
を介して多結晶シリコンより成るゲート電極10が形成さ
れている。尚、ゲート電極の周りは酸化シリコンにて成
る絶縁膜11で覆われている。上記ゲート電極10は当該メ
モリセルのワード線として働く。上記蓄積容量Ciは、上
記Ｎチャンネル型選択MISFETQiのドレイン領域またはソ
ース領域８または９に接触する多結晶シリコンより成る
第１電極層13とその上に堆積されたナイトライドにて成
る誘電体膜14、さらにその上に形成された多結晶シリコ
ンより成る第２電極層15にて構成される。
に形成されＰ-ウェル領域４内にさらに積層されたＰ型
半導体領域６内に形成されている。上記Ｎチャンネル型
選択MISFETQiのドレイン領域またはソース領域８または
９は所定の間隔を持ってＰ型半導体領域６内に形成さ
れ、その間には酸化シリコンより成るゲート絶縁膜11′
を介して多結晶シリコンより成るゲート電極10が形成さ
れている。尚、ゲート電極の周りは酸化シリコンにて成
る絶縁膜11で覆われている。上記ゲート電極10は当該メ
モリセルのワード線として働く。上記蓄積容量Ciは、上
記Ｎチャンネル型選択MISFETQiのドレイン領域またはソ
ース領域８または９に接触する多結晶シリコンより成る
第１電極層13とその上に堆積されたナイトライドにて成
る誘電体膜14、さらにその上に形成された多結晶シリコ
ンより成る第２電極層15にて構成される。
尚、７はシリコンの熱酸化膜より成る素子間分離絶縁
膜である。
膜である。
周辺CMIS回路領域２には、Ｐ-ウェル領域４の上に形
成されるＮチャンネル型MISFETQnと、Ｐ型半導体基板３
の上に形成されたＮ-ウェル領域５上に形成されるPMISF
ETQpによって構成される。上記Ｎチャンネル型MISFETQn
は、ソース領域26、ドレイン領域27と多結晶シリコンよ
り成るゲート電極28より成り、上記Ｐチャンネル型MISF
ETQpはソース領域29・ドレイン領域30とゲート電極31よ
り形成される。
成されるＮチャンネル型MISFETQnと、Ｐ型半導体基板３
の上に形成されたＮ-ウェル領域５上に形成されるPMISF
ETQpによって構成される。上記Ｎチャンネル型MISFETQn
は、ソース領域26、ドレイン領域27と多結晶シリコンよ
り成るゲート電極28より成り、上記Ｐチャンネル型MISF
ETQpはソース領域29・ドレイン領域30とゲート電極31よ
り形成される。
本実施例のDRAMは、特に制限はないが、タングステン
にて成る２層配線が形成されている。
にて成る２層配線が形成されている。
上記メモリセルと周辺CMIS回路上には、各種トランジ
スタ間の所要の電気的接続をとるため、タングステン配
線層を含む平坦な第１層目の配線層及び層間絶縁膜12が
形成されており、その上にもタングステン配線層を含む
平坦な第２層目の配線層及び層間絶縁膜34が形成されて
いる。
スタ間の所要の電気的接続をとるため、タングステン配
線層を含む平坦な第１層目の配線層及び層間絶縁膜12が
形成されており、その上にもタングステン配線層を含む
平坦な第２層目の配線層及び層間絶縁膜34が形成されて
いる。
上記第１層目層間絶縁膜12には、上記メモリセル領域
１と周辺CMIS回路領域２を覆う酸化シリコンより成る絶
縁膜16と、その上を表面が平坦になるよう覆い、第１絶
縁膜として働くボロンを含むリンガラス（BPSG）にて成
る絶縁膜17、さらにその上に形成され第２絶縁膜として
働く平坦なナイトライドにて成る絶縁膜22、及びその上
に堆積され第３絶縁膜として働く酸化シリコンにて成る
平坦な絶縁膜23が含まれる。
１と周辺CMIS回路領域２を覆う酸化シリコンより成る絶
縁膜16と、その上を表面が平坦になるよう覆い、第１絶
縁膜として働くボロンを含むリンガラス（BPSG）にて成
る絶縁膜17、さらにその上に形成され第２絶縁膜として
働く平坦なナイトライドにて成る絶縁膜22、及びその上
に堆積され第３絶縁膜として働く酸化シリコンにて成る
平坦な絶縁膜23が含まれる。
上記メモリセル領域において、絶縁膜16とBPSG絶縁膜
17との所要位置には複数個のコンタクトホール18が形成
されて、その内部にはBPSG絶縁膜17と面一になったタン
グステン電極19が形成されている。また周辺CMIS回路領
域２において酸化シリコン絶縁膜16とBPSG絶縁膜17との
所要位置には複数個のコンタクトホール20が形成され、
その内部には、複数個のタングステン電極21が形成され
ている。
17との所要位置には複数個のコンタクトホール18が形成
されて、その内部にはBPSG絶縁膜17と面一になったタン
グステン電極19が形成されている。また周辺CMIS回路領
域２において酸化シリコン絶縁膜16とBPSG絶縁膜17との
所要位置には複数個のコンタクトホール20が形成され、
その内部には、複数個のタングステン電極21が形成され
ている。
上記平坦なナイトライド絶縁膜22と酸化シリコン絶縁
膜23には、上記夫々のタングステン配線層を回路に接続
するため、その所要部分をあらかじめ除去して配線層形
成溝32を形成し、そこに第１層目タングステン配線層25
A,25B,36A〜36Cが埋め込まれ、酸化シリコン絶縁膜23の
表面とほぼ面一となっている。また上記第１層目タング
ステン配線層25A,25B,36A〜36Cの側面にはタングステン
シリサイド（WSi2）層24が設けられているが、タングス
テンシリサイドはタングステンと原子結合するため当該
配線層と絶縁膜22,23との密着性を良好に維持するよう
に働く。このタングステンシリサイド層の形成プロセス
は後で詳述するが、当該タングステンシリサイド層はス
パッタリングまたはCVD法により成膜したタングステン
シリサイド膜を反応性イオンエッチング等によって選択
的に欠落させ、段差部すなわちナイトライド絶縁膜22及
び酸化シリコン絶縁膜23の側面部にのみ残して成るもの
である。
膜23には、上記夫々のタングステン配線層を回路に接続
するため、その所要部分をあらかじめ除去して配線層形
成溝32を形成し、そこに第１層目タングステン配線層25
A,25B,36A〜36Cが埋め込まれ、酸化シリコン絶縁膜23の
表面とほぼ面一となっている。また上記第１層目タング
ステン配線層25A,25B,36A〜36Cの側面にはタングステン
シリサイド（WSi2）層24が設けられているが、タングス
テンシリサイドはタングステンと原子結合するため当該
配線層と絶縁膜22,23との密着性を良好に維持するよう
に働く。このタングステンシリサイド層の形成プロセス
は後で詳述するが、当該タングステンシリサイド層はス
パッタリングまたはCVD法により成膜したタングステン
シリサイド膜を反応性イオンエッチング等によって選択
的に欠落させ、段差部すなわちナイトライド絶縁膜22及
び酸化シリコン絶縁膜23の側面部にのみ残して成るもの
である。
上記第２層目の配線層及び層間絶縁膜34には、上記第
１層目タングステン配線層25A,25B,36A〜36Cと上記平坦
な酸化シリコン絶縁膜23を覆う酸化シリコンより成る絶
縁膜38と、その上に平坦に形成され第２絶縁膜として働
くナイトライドより成る絶縁膜39、さらにその上に平坦
に堆積され第３絶縁膜として働く酸化シリコンにて成る
絶縁膜40が含まれる。上記平坦なナイトライド絶縁膜39
と酸化シリコン絶縁膜40には、回路構成の必要に応じ、
その所要部分をあらかじめ除去して配線層形成溝45を形
成し、そこに第２層目タングステン配線層42A〜42Cが埋
め込まれ、酸化シリコン絶縁膜40の表面とほぼ面一とな
っている。また上記第２層目タングステン配線層42の側
面には絶縁膜39,40との密着性を良好に維持するために
タングステンシリサイド層41が設けられている。尚、上
記第１層目タングステン配線層36Aと上記第２層目タン
グステン配線層42Aとの接続は、酸化シリコン絶縁膜38
に開けられたスルーホール35内に選択的に堆積された、
酸化シリコン絶縁膜38と面一になったタングステン電極
37を介しておこなう。
１層目タングステン配線層25A,25B,36A〜36Cと上記平坦
な酸化シリコン絶縁膜23を覆う酸化シリコンより成る絶
縁膜38と、その上に平坦に形成され第２絶縁膜として働
くナイトライドより成る絶縁膜39、さらにその上に平坦
に堆積され第３絶縁膜として働く酸化シリコンにて成る
絶縁膜40が含まれる。上記平坦なナイトライド絶縁膜39
と酸化シリコン絶縁膜40には、回路構成の必要に応じ、
その所要部分をあらかじめ除去して配線層形成溝45を形
成し、そこに第２層目タングステン配線層42A〜42Cが埋
め込まれ、酸化シリコン絶縁膜40の表面とほぼ面一とな
っている。また上記第２層目タングステン配線層42の側
面には絶縁膜39,40との密着性を良好に維持するために
タングステンシリサイド層41が設けられている。尚、上
記第１層目タングステン配線層36Aと上記第２層目タン
グステン配線層42Aとの接続は、酸化シリコン絶縁膜38
に開けられたスルーホール35内に選択的に堆積された、
酸化シリコン絶縁膜38と面一になったタングステン電極
37を介しておこなう。
上記平坦な酸化シリコン絶縁膜40及びタングステン配
線層42A〜42Cは、リンガラスにて成るパッシベーション
膜43にて平坦に覆われる。
線層42A〜42Cは、リンガラスにて成るパッシベーション
膜43にて平坦に覆われる。
次に第１図に示される構造におけるタングステン配線
層の製造工程を第２図（ａ）〜（ｈ）に基づいて説明す
る。
層の製造工程を第２図（ａ）〜（ｈ）に基づいて説明す
る。
まず第２図（ａ）に示されるように所要の工程を経て
半導体基板に形成された素子の上にBPSG絶縁膜17が形成
される。上記BPSG絶縁膜17は化学的気相成長法（CVD）
にて堆積された後、約1,000℃にてアニールすることに
より表面を平坦化されるとともに、基板上のドレイン領
域またはソース領域8,9,26,27,29,30上の所要部分にコ
ンタクトホール18,20を開けられ、選択CVD法により上記
コンタクトホール内にほぼ面一にタングステン電極19,2
1を埋込まれている。ここで選択CVD法とは、モノシラン
（SiH4）と六フッ化タングステン（WF6）の比がSiH4／W
F6＜1.6となる雰囲気中において温度250〜350℃・圧力1
0〜500mmTorrの条件下で半導体基板、金属または金属シ
リサイド上に選択的にタングステンを堆積させることの
できる技術である。
半導体基板に形成された素子の上にBPSG絶縁膜17が形成
される。上記BPSG絶縁膜17は化学的気相成長法（CVD）
にて堆積された後、約1,000℃にてアニールすることに
より表面を平坦化されるとともに、基板上のドレイン領
域またはソース領域8,9,26,27,29,30上の所要部分にコ
ンタクトホール18,20を開けられ、選択CVD法により上記
コンタクトホール内にほぼ面一にタングステン電極19,2
1を埋込まれている。ここで選択CVD法とは、モノシラン
（SiH4）と六フッ化タングステン（WF6）の比がSiH4／W
F6＜1.6となる雰囲気中において温度250〜350℃・圧力1
0〜500mmTorrの条件下で半導体基板、金属または金属シ
リサイド上に選択的にタングステンを堆積させることの
できる技術である。
次に、CVD法により上記BPSG絶縁膜17上に第２図
（ｂ）に示されるようにナイトライド（SiN）より成る
絶縁膜22が平坦に堆積され、その上に酸化シリコン（Si
O2）より成る絶縁膜23が平坦に堆積される。ナイトライ
ド絶縁膜22の堆積はモノシラン（SiH4）とアンモニア
（NH3OH）を1:4の割合で炉内に供給し、温度300〜350
℃，圧力1.5Torrの条件下でおこなう。また酸化シリコ
ン絶縁膜23の堆積はモノシラン（SiH4）と酸化窒素（N2
O）を1:4の割合で炉内に供給し、温度300〜400℃，圧力
1.5Torrの条件下でおこなう。
（ｂ）に示されるようにナイトライド（SiN）より成る
絶縁膜22が平坦に堆積され、その上に酸化シリコン（Si
O2）より成る絶縁膜23が平坦に堆積される。ナイトライ
ド絶縁膜22の堆積はモノシラン（SiH4）とアンモニア
（NH3OH）を1:4の割合で炉内に供給し、温度300〜350
℃，圧力1.5Torrの条件下でおこなう。また酸化シリコ
ン絶縁膜23の堆積はモノシラン（SiH4）と酸化窒素（N2
O）を1:4の割合で炉内に供給し、温度300〜400℃，圧力
1.5Torrの条件下でおこなう。
上記ナイトライド絶縁膜22及び酸化シリコン絶縁膜23
の所要部分をCF4とＯ2を用いたプラズマエッチングで除
去することにより、第２図（ｃ）に示す配線層形成溝32
を形成する。この時、同一エッチング条件においてナイ
トライド絶縁膜22は酸化シリコン膜23及びBPSG絶縁膜17
に較べエッチングされる速度が速いため、上記酸化シリ
コン膜23が完全に除去された時点で、相対的に反応速度
が遅くなるよう雰囲気温度や圧力等の条件を変えると、
上記ナイトライド絶縁膜22をこれまでと変わらぬ速度で
エッチングすることができる。しかも、上記タングステ
ン電極19,21上のナイトライド絶縁膜22がエッチングに
て完全に除去されると下層のBPSG絶縁膜17のエッチング
反応速度が相対的に遅くなるため、当該BPSG絶縁膜17に
対する過度のエッチングが防止される。
の所要部分をCF4とＯ2を用いたプラズマエッチングで除
去することにより、第２図（ｃ）に示す配線層形成溝32
を形成する。この時、同一エッチング条件においてナイ
トライド絶縁膜22は酸化シリコン膜23及びBPSG絶縁膜17
に較べエッチングされる速度が速いため、上記酸化シリ
コン膜23が完全に除去された時点で、相対的に反応速度
が遅くなるよう雰囲気温度や圧力等の条件を変えると、
上記ナイトライド絶縁膜22をこれまでと変わらぬ速度で
エッチングすることができる。しかも、上記タングステ
ン電極19,21上のナイトライド絶縁膜22がエッチングに
て完全に除去されると下層のBPSG絶縁膜17のエッチング
反応速度が相対的に遅くなるため、当該BPSG絶縁膜17に
対する過度のエッチングが防止される。
次に上記BPSG絶縁膜17及び酸化シリコン絶縁膜23上
に、タングステンシリサイド（WSi2）層33が第２図
（ｄ）に示されるように堆積される。この時はモノシラ
ン（SiH4）と六フッ化タングステン（WF6）の比がSiH4
／WF6＞20となる雰囲気中において温度400〜450℃の条
件下で堆積させる。タングステンシリサイドはタングス
テンと原子結合できる上、酸化シリコンとの密着性も良
好なため、次工程で選択CVD法によりタングステン配線
層を堆積させる下地となるとともに、タングステン配線
層と酸化シリコンとを接着する働きをする。
に、タングステンシリサイド（WSi2）層33が第２図
（ｄ）に示されるように堆積される。この時はモノシラ
ン（SiH4）と六フッ化タングステン（WF6）の比がSiH4
／WF6＞20となる雰囲気中において温度400〜450℃の条
件下で堆積させる。タングステンシリサイドはタングス
テンと原子結合できる上、酸化シリコンとの密着性も良
好なため、次工程で選択CVD法によりタングステン配線
層を堆積させる下地となるとともに、タングステン配線
層と酸化シリコンとを接着する働きをする。
次に、SF6とCHF3を用いたプラズマエッチングにより
上記タングステンシリサイド層33を全面エッチバックし
て除去するが、上記配線層形成溝32の側面には第２図
（ｅ）に示すようにタングステンシリサイドのエッチン
グ残り24が形成される。この時タングステンシリサイド
は上記配線層形成溝32の底面に残っていても差し支えな
い。
上記タングステンシリサイド層33を全面エッチバックし
て除去するが、上記配線層形成溝32の側面には第２図
（ｅ）に示すようにタングステンシリサイドのエッチン
グ残り24が形成される。この時タングステンシリサイド
は上記配線層形成溝32の底面に残っていても差し支えな
い。
次に第２図（ｆ）に示されるように、選択CVD法を用
いて上記タングステンシリサイド層24表面上に酸化シリ
コン絶縁膜23と面一になるようタングステンを堆積さ
せ、上記配線層形成溝32内に第１層目タングステン配線
層25A,25B,36A〜36Cを形成する。タングステンは酸化シ
リコンとは原子結合しないため密着性が悪いが、下地と
なるタングステンシリサイド層が接着剤の働きをするた
め、上記タングステン配線層25A,25B,36A〜36Cの酸化シ
リコン絶縁膜23からの剥離を防止する。
いて上記タングステンシリサイド層24表面上に酸化シリ
コン絶縁膜23と面一になるようタングステンを堆積さ
せ、上記配線層形成溝32内に第１層目タングステン配線
層25A,25B,36A〜36Cを形成する。タングステンは酸化シ
リコンとは原子結合しないため密着性が悪いが、下地と
なるタングステンシリサイド層が接着剤の働きをするた
め、上記タングステン配線層25A,25B,36A〜36Cの酸化シ
リコン絶縁膜23からの剥離を防止する。
続いて上記酸化シリコン絶縁膜23及び第１層目タング
ステン配線層25A,25B,36A〜36C上に酸化シリコンにて成
る絶縁膜38が平坦に堆積され、配線層36A〜36C上には第
２図（ｇ）にて示されるスルーホール35が形成され上記
スルーホール35内には選択CVD法を用いてタングステン
電極37が形成される。酸化シリコン絶縁膜38の上には第
２図（ｂ）にて示したと同様の工程にてナイトライド絶
縁膜39及び酸化シリコン絶縁膜40が平坦に堆積される。
ステン配線層25A,25B,36A〜36C上に酸化シリコンにて成
る絶縁膜38が平坦に堆積され、配線層36A〜36C上には第
２図（ｇ）にて示されるスルーホール35が形成され上記
スルーホール35内には選択CVD法を用いてタングステン
電極37が形成される。酸化シリコン絶縁膜38の上には第
２図（ｂ）にて示したと同様の工程にてナイトライド絶
縁膜39及び酸化シリコン絶縁膜40が平坦に堆積される。
次に第２図（ｃ）（ｄ）にて示したと同様の工程にて
タングステンシリサイドのエッチング残り41及び第２層
目タングステン配線層42A〜42Cが形成され、さらにその
上は第２図（ｈ）にて示されるリンガラスにて成るパッ
シベーション膜43にて覆われる。
タングステンシリサイドのエッチング残り41及び第２層
目タングステン配線層42A〜42Cが形成され、さらにその
上は第２図（ｈ）にて示されるリンガラスにて成るパッ
シベーション膜43にて覆われる。
上記実施例によれば以下の作用効果を得るものであ
る。
る。
（１） 平坦なBPSG絶縁層17上に堆積した酸化シリコン
絶縁膜23に形成した溝に絶縁膜23と面一な配線層25A,25
B,36A〜36Cを形成し、第１層目の配線層及び層間絶縁膜
12は平坦になる。また平坦な酸化シリコン絶縁膜38の上
に堆積した酸化シリコン絶縁膜40に形成した溝に絶縁膜
40と面一な配線層42A〜42Cを形成し、第２層目の配線層
及び層間絶縁膜34は平坦になる。このように平坦な絶縁
層に予め形成した溝内に配線層を形成するため、ペレッ
ト表示を平坦化することができ、CCB構造にも容易に適
用可能になる。
絶縁膜23に形成した溝に絶縁膜23と面一な配線層25A,25
B,36A〜36Cを形成し、第１層目の配線層及び層間絶縁膜
12は平坦になる。また平坦な酸化シリコン絶縁膜38の上
に堆積した酸化シリコン絶縁膜40に形成した溝に絶縁膜
40と面一な配線層42A〜42Cを形成し、第２層目の配線層
及び層間絶縁膜34は平坦になる。このように平坦な絶縁
層に予め形成した溝内に配線層を形成するため、ペレッ
ト表示を平坦化することができ、CCB構造にも容易に適
用可能になる。
（２） 絶縁膜の所要部分に形成した配線層形成溝にタ
ングステンを埋め込んで段差のない配線層を形成するた
め、従来配線の段差部で顕著になるエレクトロマイグレ
ーションによる断線や、配線層の凹凸に起因するステッ
プカバレージ不良を防止することができる。
ングステンを埋め込んで段差のない配線層を形成するた
め、従来配線の段差部で顕著になるエレクトロマイグレ
ーションによる断線や、配線層の凹凸に起因するステッ
プカバレージ不良を防止することができる。
（３） 予め形成した溝に、選択CVD法により配線層を
形成することができるため、従来の配線パターン形成用
マスクの開口寸法に対しオーバーエッチングで配線幅寸
法が不所望に減少することを防止できる。
形成することができるため、従来の配線パターン形成用
マスクの開口寸法に対しオーバーエッチングで配線幅寸
法が不所望に減少することを防止できる。
（４） 層間絶縁膜22,23,39,40とタングステン配線層2
5,36,42の間にはタングステンシリサイド層24,41が設け
てあるため上記層間絶縁膜と上記タングステン配線層の
密着性が良好になり、剥離の虞れがなくなる。
5,36,42の間にはタングステンシリサイド層24,41が設け
てあるため上記層間絶縁膜と上記タングステン配線層の
密着性が良好になり、剥離の虞れがなくなる。
（５） 酸化シリコンより成る絶縁膜23,40の下層には
ナイトライドより成る絶縁膜22,39が存在するため、エ
ッチングにて配線層形成溝を形成する工程において下層
の絶縁膜まで食刻されるのを防止できる。
ナイトライドより成る絶縁膜22,39が存在するため、エ
ッチングにて配線層形成溝を形成する工程において下層
の絶縁膜まで食刻されるのを防止できる。
〔実施例２〕 第３図には、本発明の他の実施例であるDRAMの要部が
縦断面図によって示されるが、この実施例と第１図及び
第２図に示した実施例との相違点は、タングステン配線
層と絶縁膜の間の下地層の位置及び形成方法である。
尚、上記実施例と同一の部材については同一の符号を用
いて詳細な説明を省略する。
縦断面図によって示されるが、この実施例と第１図及び
第２図に示した実施例との相違点は、タングステン配線
層と絶縁膜の間の下地層の位置及び形成方法である。
尚、上記実施例と同一の部材については同一の符号を用
いて詳細な説明を省略する。
本実施例の第１層目の配線層及び層間絶縁膜64も４層
より成り、上記実施例同様にメモリセル領域１と周辺CM
IS回路領域２を覆う酸化シリコンより成る絶縁膜16と、
その上を表面が平坦になるよう覆っているBPSGにて成る
絶縁膜17、さらにその上に平坦に形成され、配線層形成
部分以外は熱酸化シリコン絶縁膜53に変えられた多結晶
シリコン膜51、及びそれらの上に堆積された酸化シリコ
ンにて成る平坦な絶縁膜54にて構成される。
より成り、上記実施例同様にメモリセル領域１と周辺CM
IS回路領域２を覆う酸化シリコンより成る絶縁膜16と、
その上を表面が平坦になるよう覆っているBPSGにて成る
絶縁膜17、さらにその上に平坦に形成され、配線層形成
部分以外は熱酸化シリコン絶縁膜53に変えられた多結晶
シリコン膜51、及びそれらの上に堆積された酸化シリコ
ンにて成る平坦な絶縁膜54にて構成される。
上記酸化シリコン絶縁膜54の所要部分をあらかじめ除
去して形成した配線層形成溝55に第１層目タングステン
配線層56A,56B,57A〜57Cが埋め込まれ、ほぼ面一となっ
ている。
去して形成した配線層形成溝55に第１層目タングステン
配線層56A,56B,57A〜57Cが埋め込まれ、ほぼ面一となっ
ている。
また上記タングステン配線層の下層部分には多結晶シ
リコン膜51が残されており、多結晶シリコンはタングス
テン配線層と原子結合できるため両者の密着性は良好に
維持される。この多結晶シリコン膜51及び酸化シリコン
膜53の形成工程は後で詳述するが、BPSG絶縁膜17上に多
結晶シリコン膜51を全面堆積した後、配線層が形成され
る部分以外を熱酸化させて酸化シリコン膜53とするもの
である。
リコン膜51が残されており、多結晶シリコンはタングス
テン配線層と原子結合できるため両者の密着性は良好に
維持される。この多結晶シリコン膜51及び酸化シリコン
膜53の形成工程は後で詳述するが、BPSG絶縁膜17上に多
結晶シリコン膜51を全面堆積した後、配線層が形成され
る部分以外を熱酸化させて酸化シリコン膜53とするもの
である。
第２層目の配線層及び層間絶縁膜65は３層より成り、
上記第１層目タングステン配線層56A,56B,57A〜57Cと上
記平坦な酸化シリコン絶縁膜54を覆う酸化シリコンより
成る絶縁膜58と、その上に平坦に形成され、配線層が形
成される部分以外は酸化シリコン膜60に変えられた多結
晶シリコン膜61、及びそれらの上に堆積された酸化シリ
コンにて成る平坦な絶縁膜63にて構成される。上記多結
晶シリコン膜61は上記タングステン配線層と原子結合を
作るため、両者の接着力を良好に保つように働く。
上記第１層目タングステン配線層56A,56B,57A〜57Cと上
記平坦な酸化シリコン絶縁膜54を覆う酸化シリコンより
成る絶縁膜58と、その上に平坦に形成され、配線層が形
成される部分以外は酸化シリコン膜60に変えられた多結
晶シリコン膜61、及びそれらの上に堆積された酸化シリ
コンにて成る平坦な絶縁膜63にて構成される。上記多結
晶シリコン膜61は上記タングステン配線層と原子結合を
作るため、両者の接着力を良好に保つように働く。
次に第３図に示される構造におけるタングステン配線
層の製造工程を第４図（ａ）〜（ｅ）に基づいて説明す
る。尚、下記の説明以外の工程はすべて実施例１と同様
である。
層の製造工程を第４図（ａ）〜（ｅ）に基づいて説明す
る。尚、下記の説明以外の工程はすべて実施例１と同様
である。
まず第４図（ａ）に示されるようにDRAM基板上の素子
を覆うBPSG層17及びコンタクト用のタングステン電極1
9,21上に多結晶シリコン膜51とさらにその上にナイトラ
イド膜52を全面堆積し、配線が形成される部分以外の上
記ナイトライド膜52を除去し、多結晶シリコン膜51を露
出させる。
を覆うBPSG層17及びコンタクト用のタングステン電極1
9,21上に多結晶シリコン膜51とさらにその上にナイトラ
イド膜52を全面堆積し、配線が形成される部分以外の上
記ナイトライド膜52を除去し、多結晶シリコン膜51を露
出させる。
次に第４図（ｂ）に示されるように熱酸化により、露
出させた多結晶シリコン膜51を酸化シリコン絶縁膜53に
変化させた後、ナイトライド膜52を除去し、その上に第
４図（ｃ）に示すように酸化シリコンより成る絶縁膜54
を堆積させる。
出させた多結晶シリコン膜51を酸化シリコン絶縁膜53に
変化させた後、ナイトライド膜52を除去し、その上に第
４図（ｃ）に示すように酸化シリコンより成る絶縁膜54
を堆積させる。
次に第４図（ｄ）に示されるように酸化シリコン絶縁
膜54の所要部分を除去して配線層形成溝55を形成し、第
４図（ｅ）の如く選択CVD法により上記配線層形成溝55
にタングステンを堆積させ、第１層目タングステン配線
層56A,56B,57A〜57Cを形成する。さらに実施例１と同様
の方法で絶縁膜58を形成後、実施例２の第１層目の配線
層と同様な方法で第２層目の配線層を形成する。
膜54の所要部分を除去して配線層形成溝55を形成し、第
４図（ｅ）の如く選択CVD法により上記配線層形成溝55
にタングステンを堆積させ、第１層目タングステン配線
層56A,56B,57A〜57Cを形成する。さらに実施例１と同様
の方法で絶縁膜58を形成後、実施例２の第１層目の配線
層と同様な方法で第２層目の配線層を形成する。
上記実施例２によれば実施例１と同様に以下の作用効
果を得るものである。
果を得るものである。
すなわち、平坦な層間絶縁膜の所要部分をあらかじめ
除去して形成した配線層形成溝にタングステンを堆積さ
せて段差のない配線層を形成するため、エレクトロマイ
グレーションによる断線やステップカバレージ不良、さ
らには配線幅寸法減少の恐れがなくなるとともに、完成
した半導体ペレット表面も平坦となりCCB構造が容易に
適用可能なる。
除去して形成した配線層形成溝にタングステンを堆積さ
せて段差のない配線層を形成するため、エレクトロマイ
グレーションによる断線やステップカバレージ不良、さ
らには配線幅寸法減少の恐れがなくなるとともに、完成
した半導体ペレット表面も平坦となりCCB構造が容易に
適用可能なる。
また、タングステン配線層56A,56B,57A〜57C,62A〜62
Cの下層には多結晶シリコン膜51,61が設けてあるため、
BPSG膜17,酸化シリコン絶縁膜58との密着性が良好にな
り剥離の恐れもなくなるが、実施例１に較べて工程数が
多く、１つの配線層を形成するのでフォトエッチングが
２回必要なため光学的精度を要求されることは考慮しな
くてはならない。
Cの下層には多結晶シリコン膜51,61が設けてあるため、
BPSG膜17,酸化シリコン絶縁膜58との密着性が良好にな
り剥離の恐れもなくなるが、実施例１に較べて工程数が
多く、１つの配線層を形成するのでフォトエッチングが
２回必要なため光学的精度を要求されることは考慮しな
くてはならない。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。
例えば実施例１では配線層25A,25B,36A〜36C,42A〜42
C及び電極19,21,37の材質はタングステンとしたが必ず
しもこれに限定されるものではなく、選択CVD法を用い
る場合に金属及びそのシリサイド上に堆積されうる材質
を採用することもできる。
C及び電極19,21,37の材質はタングステンとしたが必ず
しもこれに限定されるものではなく、選択CVD法を用い
る場合に金属及びそのシリサイド上に堆積されうる材質
を採用することもできる。
上記配線層25A,25B,36A〜36C,42A〜42Cを選択的に堆
積させる下地層24,41の材質は、実施例１に示したタン
グステンシリサイドや実施例２に示した多結晶シリコン
に限定されるものではなく、アモルファスシリコンなど
配線金属を堆積させることができ、絶縁膜22,23,39,40,
51,61との密着性の良好な材質を採用することもでき
る。さらに実施例１に示したタングステンシリサイドと
実施例２に示した多結晶シリコンとの併用も可能であ
る。
積させる下地層24,41の材質は、実施例１に示したタン
グステンシリサイドや実施例２に示した多結晶シリコン
に限定されるものではなく、アモルファスシリコンなど
配線金属を堆積させることができ、絶縁膜22,23,39,40,
51,61との密着性の良好な材質を採用することもでき
る。さらに実施例１に示したタングステンシリサイドと
実施例２に示した多結晶シリコンとの併用も可能であ
る。
また、メモリセルのMISFETと周辺課に炉を構成するＰ
チャンネル型MISFETおよびＮ型チャンネル型MISFETのゲ
ート電極は、多結晶シリコンに換えてモリブデン、タン
グステン、チタニウム、タンタル等の高融点金属または
そのシリサイド層またはシリサイド層と多結晶シリコン
との積層膜であるポリサイド膜を採用することもでき
る。
チャンネル型MISFETおよびＮ型チャンネル型MISFETのゲ
ート電極は、多結晶シリコンに換えてモリブデン、タン
グステン、チタニウム、タンタル等の高融点金属または
そのシリサイド層またはシリサイド層と多結晶シリコン
との積層膜であるポリサイド膜を採用することもでき
る。
さらに実施例では半導体基板上に形成するトランジス
タをMISFETとしたが、これに換えてMOS（Metal Oxide S
emiconductor）FETを採用することもできる。
タをMISFETとしたが、これに換えてMOS（Metal Oxide S
emiconductor）FETを採用することもできる。
絶縁膜17の材質は実施例ではBPSGとしたが、必ずしも
これに限定されるものではなく、ボロンを含まないPSG
を採用してもよいがアニール温度を1,200℃以上にする
必要がある。
これに限定されるものではなく、ボロンを含まないPSG
を採用してもよいがアニール温度を1,200℃以上にする
必要がある。
実施例１に示した配線層形成溝を形成する部分の層間
絶縁膜の材質は、酸化シリコン絶縁膜23,40とナイトラ
イド絶縁膜22,39の組合せに限定されるものではなく、
相対的にエッチングレートのとれる材質を適宜採用する
こともできる。
絶縁膜の材質は、酸化シリコン絶縁膜23,40とナイトラ
イド絶縁膜22,39の組合せに限定されるものではなく、
相対的にエッチングレートのとれる材質を適宜採用する
こともできる。
実施例では２層配線の場合を示したが、さらに多層の
場合でも上記の工程を繰り返すことによって同様の効果
をあげることができる。
場合でも上記の工程を繰り返すことによって同様の効果
をあげることができる。
以上の説明では主として本発明者によってなされた発
明を、その背景となった利用分野であるDRAMに適用する
場合について説明したが、本発明はそれに限定されるも
のではなくSRAM（スタティック・ランダム・アクセス・
メモリ）などの半導体記憶装置やマイクロコンピュータ
ー等のデータ処理用LSIなど各種半導体集積回路に広く
利用することができる。本発明は少なくとも層間絶縁膜
に予め形成した溝内に配線層を形成する条件のものに適
用することができる。
明を、その背景となった利用分野であるDRAMに適用する
場合について説明したが、本発明はそれに限定されるも
のではなくSRAM（スタティック・ランダム・アクセス・
メモリ）などの半導体記憶装置やマイクロコンピュータ
ー等のデータ処理用LSIなど各種半導体集積回路に広く
利用することができる。本発明は少なくとも層間絶縁膜
に予め形成した溝内に配線層を形成する条件のものに適
用することができる。
本願によって開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば下記の通りであ
る。
よって得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、平坦な配線層形成溝に埋め込まれた配線金
属は、その表面を絶縁層とほぼ面一にするとともに配線
層の段差や幅寸法減少を無くすように働くためエレクト
ロマイグレーションによる断線やステップカバレージ不
良を抑止するとともに完成した半導体ペレット表面も平
坦となりCCB構造を容易に適用可能にするという効果が
ある。
属は、その表面を絶縁層とほぼ面一にするとともに配線
層の段差や幅寸法減少を無くすように働くためエレクト
ロマイグレーションによる断線やステップカバレージ不
良を抑止するとともに完成した半導体ペレット表面も平
坦となりCCB構造を容易に適用可能にするという効果が
ある。
さらに上記配線層形成溝内面と配線金属層との間に、
上記配線金属を選択CVD法により堆積させうる下地層が
設けられているため、タングステン配線層と上記層間絶
縁膜との剥離を防止することができるという効果があ
る。
上記配線金属を選択CVD法により堆積させうる下地層が
設けられているため、タングステン配線層と上記層間絶
縁膜との剥離を防止することができるという効果があ
る。
第１図は本発明の一実施例であるDRAMの縦断面図、 第２図（ａ）〜（ｈ）はタングステン配線層の製造工程
の一例を順次示す断面図、 第３図は本発明の他の実施例であるDRAMの縦断面図、 第４図は（ａ）〜（ｅ）はタングステン配線層の製造工
程の他の例を順次示す断面図である。 12……第１層目の配線層及び層間絶縁膜、16……酸化シ
リコン絶縁膜、17……BPSG絶縁膜、18,20……コンタク
トホール、19,21……タングステン電極、22……ナイト
ライド絶縁膜、23……酸化シリコン絶縁膜、24……タン
グステンシリサイド層、25A,25B……第１層目タングス
テン配線層、32……配線層形成溝、33……タングステン
シリサイド層、34……第２層目の配線層及び層間絶縁
膜、35……スルーホール、36A〜36C……第１層目タング
ステン配線層、37……タングステン電極、38……酸化シ
リコン絶縁膜、39……ナイトライド絶縁膜、40……酸化
シリコン絶縁膜、41……タングステンシリサイド層、42
A〜42C……第２層目タングステン配線層、45……配線層
形成溝、51……多結晶シリコン膜、52……ナイトライド
膜、53……熱酸化シリコン絶縁膜、54……酸化シリコン
絶縁膜、55……配線層形成溝、56A,56B,57A〜57C……第
１層目タングステン配線層、58……酸化シリコン絶縁
膜、60……熱酸化シリコン絶縁膜、61……多結晶シリコ
ン膜、62A〜62C……第２層目タングステン配線層、63…
…酸化シリコン絶縁膜、64………第１層目の配線層及び
層間絶縁膜、65……第２層目の配線層及び層間絶縁膜。
の一例を順次示す断面図、 第３図は本発明の他の実施例であるDRAMの縦断面図、 第４図は（ａ）〜（ｅ）はタングステン配線層の製造工
程の他の例を順次示す断面図である。 12……第１層目の配線層及び層間絶縁膜、16……酸化シ
リコン絶縁膜、17……BPSG絶縁膜、18,20……コンタク
トホール、19,21……タングステン電極、22……ナイト
ライド絶縁膜、23……酸化シリコン絶縁膜、24……タン
グステンシリサイド層、25A,25B……第１層目タングス
テン配線層、32……配線層形成溝、33……タングステン
シリサイド層、34……第２層目の配線層及び層間絶縁
膜、35……スルーホール、36A〜36C……第１層目タング
ステン配線層、37……タングステン電極、38……酸化シ
リコン絶縁膜、39……ナイトライド絶縁膜、40……酸化
シリコン絶縁膜、41……タングステンシリサイド層、42
A〜42C……第２層目タングステン配線層、45……配線層
形成溝、51……多結晶シリコン膜、52……ナイトライド
膜、53……熱酸化シリコン絶縁膜、54……酸化シリコン
絶縁膜、55……配線層形成溝、56A,56B,57A〜57C……第
１層目タングステン配線層、58……酸化シリコン絶縁
膜、60……熱酸化シリコン絶縁膜、61……多結晶シリコ
ン膜、62A〜62C……第２層目タングステン配線層、63…
…酸化シリコン絶縁膜、64………第１層目の配線層及び
層間絶縁膜、65……第２層目の配線層及び層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768
Claims (1)
- 【請求項１】半導体基板に形成された回路素子を覆い、
表面が平坦化されたリンガラスから成る第１絶縁膜の上
に、シリコンナイトライド膜と酸化シリコン膜とが順次
積層されて成る第２絶縁膜が形成され、前記第２絶縁膜
の所要部分が除去されて形成された配線形成溝に、タン
グステン配線が堆積された配線構造を有し、 前記配線形成溝の側面と前記タングステン配線との間に
は、前記タングステン配線を化学的気相成長法により選
択的に堆積させる選択性を増すと共にタングステン配線
と結合し、且つ前記酸化シリコン膜と結合するタングス
テンシリサイドが設けられ、 前記シリコンナイトライド膜は、相互に同一のエッチン
グ条件において、前記第１絶縁膜よりも速いエッチング
速度を有し、且つ前記酸化シリコン膜よりも速いエッチ
ング速度を有し、 前記配線形成溝は、前記シリコンナイトライド膜との関
係では前記酸化シリコン膜が相対的に遅いエッチング速
度とされる第１のエッチング条件で当該酸化シリコン膜
が除去されてから、前記シリコンナイトライド膜のエッ
チング速度が前記第１のエッチング条件よりも遅くなる
第２のエッチング条件に変更されて、前記シリコンナイ
トライド膜が除去されて成ることを特徴とする半導体集
積回路の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227995A JP2769331B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体集積回路の製造方法 |
| KR1019890011989A KR900005589A (ko) | 1988-09-12 | 1989-08-23 | 반도체 집적회로 장치 및 그 제조방법 |
| US07/406,062 US5128744A (en) | 1988-09-12 | 1989-09-12 | Semiconductor integrated circuit and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227995A JP2769331B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体集積回路の製造方法 |
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|---|---|
| JPH0276233A JPH0276233A (ja) | 1990-03-15 |
| JP2769331B2 true JP2769331B2 (ja) | 1998-06-25 |
Family
ID=16869526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63227995A Expired - Lifetime JP2769331B2 (ja) | 1988-09-12 | 1988-09-12 | 半導体集積回路の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP2769331B2 (ja) |
| KR (1) | KR900005589A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266835A (en) * | 1988-02-02 | 1993-11-30 | National Semiconductor Corporation | Semiconductor structure having a barrier layer disposed within openings of a dielectric layer |
| JP2859288B2 (ja) | 1989-03-20 | 1999-02-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5763937A (en) * | 1990-03-05 | 1998-06-09 | Vlsi Technology, Inc. | Device reliability of MOS devices using silicon rich plasma oxide films |
| EP0469214A1 (en) * | 1990-07-31 | 1992-02-05 | International Business Machines Corporation | Method of forming stacked conductive and/or resistive polysilicon lands in multilevel semiconductor chips and structures resulting therefrom |
| EP0469217B1 (en) * | 1990-07-31 | 1996-04-10 | International Business Machines Corporation | Method of forming stacked self-aligned polysilicon PFET devices and structures resulting therefrom |
| JP2890380B2 (ja) * | 1991-11-27 | 1999-05-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2689038B2 (ja) * | 1991-12-04 | 1997-12-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP2721093B2 (ja) * | 1992-07-21 | 1998-03-04 | 三菱電機株式会社 | 半導体装置 |
| US5328715A (en) * | 1993-02-11 | 1994-07-12 | General Electric Company | Process for making metallized vias in diamond substrates |
| US5505816A (en) * | 1993-12-16 | 1996-04-09 | International Business Machines Corporation | Etching of silicon dioxide selectively to silicon nitride and polysilicon |
| KR0172847B1 (ko) * | 1995-12-27 | 1999-03-30 | 문정환 | 반도체 소자의 다층배선구조 |
| US6815762B2 (en) * | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
| US6121126A (en) * | 1998-02-25 | 2000-09-19 | Micron Technologies, Inc. | Methods and structures for metal interconnections in integrated circuits |
| US6545287B2 (en) * | 2001-09-07 | 2003-04-08 | Intel Corporation | Using selective deposition to form phase-change memory cells |
| US7592645B2 (en) | 2004-12-08 | 2009-09-22 | Canon Kabushiki Kaisha | Photoelectric conversion device and method for producing photoelectric conversion device |
| US7514757B2 (en) * | 2006-08-31 | 2009-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory formation with reduced metallization layers |
| US9349436B2 (en) | 2012-03-06 | 2016-05-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory and method of making the same |
| US8947902B2 (en) | 2012-03-06 | 2015-02-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor memory and method of making the same |
| US8759807B2 (en) | 2012-03-22 | 2014-06-24 | Micron Technology, Inc. | Memory cells |
| US20160276156A1 (en) * | 2015-03-16 | 2016-09-22 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing process thereof |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5487175A (en) * | 1977-12-23 | 1979-07-11 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating semiconductor |
| JPS5595340A (en) * | 1979-01-10 | 1980-07-19 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
| US4398335A (en) * | 1980-12-09 | 1983-08-16 | Fairchild Camera & Instrument Corporation | Multilayer metal silicide interconnections for integrated circuits |
| JPS59169151A (ja) * | 1983-03-17 | 1984-09-25 | Toshiba Corp | 半導体装置の製造方法 |
| US4851295A (en) * | 1984-03-16 | 1989-07-25 | Genus, Inc. | Low resistivity tungsten silicon composite film |
| JPS61137344A (ja) * | 1984-12-07 | 1986-06-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61208869A (ja) * | 1985-03-14 | 1986-09-17 | Nec Corp | 半導体装置及びその製造方法 |
| US4816895A (en) * | 1986-03-06 | 1989-03-28 | Nec Corporation | Integrated circuit device with an improved interconnection line |
| JPS62230035A (ja) * | 1986-03-31 | 1987-10-08 | Nec Corp | 半導体装置の製造方法 |
| US4732801A (en) * | 1986-04-30 | 1988-03-22 | International Business Machines Corporation | Graded oxide/nitride via structure and method of fabrication therefor |
| JP2511892B2 (ja) * | 1986-08-08 | 1996-07-03 | 松下電器産業株式会社 | 多層薄膜配線及びその形成方法 |
| JPS63117447A (ja) * | 1986-11-06 | 1988-05-21 | Matsushita Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| US4924295A (en) * | 1986-11-28 | 1990-05-08 | Siemens Aktiengesellschaft | Integrated semi-conductor circuit comprising at least two metallization levels composed of aluminum or aluminum compounds and a method for the manufacture of same |
| US4907066A (en) * | 1986-12-05 | 1990-03-06 | Cornell Research Foundation, Inc. | Planar tungsten interconnect with implanted silicon |
| JPS63196061A (ja) * | 1987-02-10 | 1988-08-15 | Mitsubishi Electric Corp | 多層配線の形成方法 |
| US4847674A (en) * | 1987-03-10 | 1989-07-11 | Advanced Micro Devices, Inc. | High speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism |
-
1988
- 1988-09-12 JP JP63227995A patent/JP2769331B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-23 KR KR1019890011989A patent/KR900005589A/ko not_active Application Discontinuation
- 1989-09-12 US US07/406,062 patent/US5128744A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0276233A (ja) | 1990-03-15 |
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| KR900005589A (ko) | 1990-04-14 |
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