JPH05243517A - 半導体装置 - Google Patents

半導体装置

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JPH05243517A
JPH05243517A JP4037414A JP3741492A JPH05243517A JP H05243517 A JPH05243517 A JP H05243517A JP 4037414 A JP4037414 A JP 4037414A JP 3741492 A JP3741492 A JP 3741492A JP H05243517 A JPH05243517 A JP H05243517A
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JP
Japan
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contact hole
formed
opening width
capacitor
polycrystalline silicon
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Application number
JP4037414A
Other languages
English (en)
Inventor
Takashi Yajima
貴史 矢島
Original Assignee
Nec Corp
日本電気株式会社
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Publication date
Application filed by Nec Corp, 日本電気株式会社 filed Critical Nec Corp
Priority to JP4037414A priority Critical patent/JPH05243517A/ja
Publication of JPH05243517A publication Critical patent/JPH05243517A/ja
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Abstract

(57)【要約】 【目的】スタック型キャパシタを有する半導体装置にお
いてn+ 型拡散層とアルミニウム配線とのコンタクトホ
ールを、容量部のコンタクトホールを形成するときに同
時に開口し、容量電極用の多結晶シリコン膜で、n+
拡散層とアルミニウム配線とのコンタクトホールを埋め
込み、アルミニウム配線のステップカバレッヂを良好な
ものとする。 【構成】n+ 型拡散層3a,3b上に第1のコンタクト
ホール5を開口幅0.7μmで、第2のコンタクトホー
ル6を開口幅1.8μmで形成し、厚さ400nmの多
結晶シリコン膜を全面に形成しパターニングすることに
より、第1のコンタクトホール5をプラグ状導電体7で
埋め込み、第2のコンタクトホール6内にスタック型キ
ャパシタの第1の容量電極を形成する。

Description

【発明の詳細な説明】

【0001】

【産業上の利用分野】本発明は半導体装置に関し、特に
スタック型キャパシタを有する半導体装置に関する。

【0002】

【従来の技術】半導体集積回路装置は年々高集積化が進
んでいる。それに伴い、コンタクトホールのアスペクト
比はきびしくなり、配線のステップカバレッヂは悪化し
ている。また、より小さな面積でより大きな容量値を得
るために平面的なキャパシタ構造から3次元構造への変
わり、その中でスタック型キャパシタと呼ばれるものが
ある。

【0003】従来のスタック型キャパシタを有する半導
体装置は図3に示す構造を有するp型シリコン基板1に
フィールド酸化シリコン膜2からなる素子分離領域で区
画された素子形成領域にn+ 型拡散層3a,3bが形成
されており、これらの全面は第1の層間絶縁膜4で覆わ
れている。また、n+ 型拡散層3b上にはコンタクトホ
ール6が設けられ、このコンタクトホール6は第1の容
量電極8を構成する多結晶シリコン膜で覆われ、更に容
量絶縁膜9を介して第2の容量電極10を構成する多結
晶シリコン膜10が形成されてスタック型キャパシタと
なっている。更に全面が第2の層間絶縁膜11で覆わ
れ、n+ 拡散層3a上に設けたコンタクトホール12を
通してアルミニウム配線13が接続された構造が従来の
半導体装置であった。

【0004】このように、従来の半導体装置はアルミニ
ウム配線13とn+ 拡散層3aとを接続するためのコン
タクトホール12が第1の層間絶縁膜4および第2の層
間絶縁膜を貫通する構造を有しているので、アスペクト
比が厳しくなっている。

【0005】

【発明が解決しようとする課題】上述した従来の半導体
装置は、コンタクトホールのアスペクト比が厳しくなる
につれてアルミニウム配線のステップカバレッジが悪く
なりエレクトロマイグレーションやストレスマイグレー
ション等の信頼性が低く、場合によっては断線を発生さ
せ製造歩留を下げる主要原因となる問題点があった。

【0006】

【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板を被覆する絶縁膜と、前記絶縁膜を
貫通して前記半導体基板の表面に達する開口幅の小さい
第1のコンタクトホールおよび開口幅の大きい第2のコ
ンタクトホールと、厚さが前記第1のコンタクトホール
の開口幅の少なくとも2分の1でかつ前記第2のコンタ
クトホールの開口幅の高々2分の1の多結晶シリコン膜
からなり前記第1のコンタクトホールを埋込むプラグ状
導電体と、前記多結晶シリコン膜と同一の厚さを有し前
記第2のコンタクトホールとその近傍に形成された多結
晶シリコン膜を一方の電極として有するキャパシタとを
有するというものである。

【0007】

【実施例】次に本発明について図面を参照して説明す
る。

【0008】図1は本発明の一実施例を示す半導体チッ
プの断面である。

【0009】p型シリコン基板1上にフィールド酸化シ
リコン膜2とn+ 型拡散層3a,3bが形成され、全面
を第1の層間絶縁膜4が覆っている。n+ 型拡散層3
a,および3b上にはそれぞれ開口幅0.7μmの第1
のコンタクトホール5および開口幅1.8μmの第2の
コンタクトホール6が開口されており、厚さ400nm
の多結晶シリコン膜を全面に形成し、パターニングする
ことにより、第1のコンタクトホール7を埋込むプラグ
状導電体7及びスタック型キャパシタの第1の容量電極
8が形成されている。こうして形成された断面凹形の第
1の容量電極8を覆って厚さ10〜15nmの容量絶縁
膜9たとえば酸化シリコン膜を介して厚さ200nmの
多結晶シリコン膜からなるスタック型キャパシタの第2
の容量電極10が形成されている。さらに第2の層間絶
縁膜11が全面を覆い、プラグ状導電体上に第3のコン
タクトホール12を通して、アルミニウム配線13が接
続した半導体装置となっている。

【0010】図2は本発明の一実施例の具体的応用例で
あるDRAMメモリセルを示す断面図である。

【0011】先ず、p型シリコン基板1にチャネルスト
ッパ(p+ 型拡散層14)及びフィールド酸化シリコン
膜2が設けられておりトランジスタ領域にゲート酸化シ
リコン膜15を介してワード線となるゲート電極16が
置かれている。更にこのトランジスタのソース・ドレイ
ン領域としてn+ 型拡散層3a,3bが設けられ、全面
に第1の層間絶縁膜4が形成されている。以下第一のコ
ンタクトホール5が開口幅0.7μmで、第2のコンタ
クトホール6が開口幅1.8μmで開口しており、厚さ
400nmの多結晶シリコン膜を全面に形成し、パター
ニングすることにより第1のコンタクトホールを埋込む
プラグ状導電体7及び第1の容量電極8が形成されてい
る。また、第1の容量電極8は厚さ10〜15nmの容
量絶縁膜9たとえば酸化シリコン膜を介して厚さ200
nmの多結晶シリコン膜からなる第2の容量電極10で
覆われている。

【0012】更に第2の層間絶縁膜11が全面に形成さ
れており、プラグ状導電体7上に第3のコンタクトホー
ル12を通してビット線となるアルミニウム配線13が
接続されている。

【0013】このようにして1トランジスタ型ダイナミ
ックランダムアクセスメモリを実現することができる。
また通常CVD方式で形成する多結晶シリコン膜は段部
のカバレッジがほとんど100%のため多結晶シリコン
膜の膜厚の2倍よりも小さい値に第1のコンタクトホー
ルの開口幅を形成すれば、第1のコンタクトホールは多
結晶シリコン膜で埋め込まれた構造となる。アルミニウ
ム配線13は、プラグ状導電体7を介してn+ 型拡散層
3aと接続されるので、アスペクト比の小さいコンタク
トホール部を覆へばよいのでステップカバレッジ良く形
成され配線の信頼性が改善される。また多結晶シリコン
膜の膜厚の2倍よりも大きい値に第2のコンタクトホー
ルの開口幅を形成すれば、第2のコンタクトホール内の
多結晶シリコン膜は断面凹形となり側壁を容量部として
利用することができる。

【0014】

【発明の効果】以上説明したように本発明は、開口幅の
小さい第1のコンタクトホールおよび開口幅の大きい第
2のコンタクトホールにそれぞれプラグ状導電体および
断面凹状のキャパシタの一方の電極を有しているので、
上層の層間絶縁膜に被着される電極配線と半導体基板の
表面領域とのコンタクトをプラグ状導電体を介してとる
ことができる。従って、前述の電極配線のステップカバ
レッジが良好となる。従って、スタック型キャパシタの
有する半導体装置の配線の信頼性および歩留りの改善が
可能となる効果を有する。

【図面の簡単な説明】

【図1】本発明の一実施例を示す半導体チップの断面図
である。

【図2】一実施例を応用例を示す半導体チップの断面図
である。

【図3】従来例を示す半導体チップの断面図である。

【符号の説明】

1 p型シリコン基板 2 フィールド酸化シリコン膜 3a,3b n+ 型拡散層 4 第1の層間絶縁膜 5 第1のコンタクトホール 6 第2のコンタクトホール 7 プラグ状導電体 8 第1の容量電極 9 容量絶縁膜 10 第2の容量電極 11 第1の層間絶縁膜 12 第3のコンタクトホール 13 アルミニウム配線 14 p+ 型拡散層 15 ゲート酸化シリコン膜 16 ゲート電極

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 一導電型半導体基板を被覆する絶縁膜
    と、前記絶縁膜を貫通して前記半導体基板の表面に達す
    る開口幅の小さい第1のコンタクトホールおよび開口幅
    の大きい第2のコンタクトホールと、厚さが前記第1の
    コンタクトホールの開口幅の少なくとも2分の1でかつ
    前記第2のコンタクトホールの開口幅の高々2分の1の
    多結晶シリコン膜からなり前記第1のコンタクトホール
    を埋込むプラグ状導電体と、前記多結晶シリコン膜と同
    一の厚さを有し前記第2のコンタクトホールとその近傍
    に形成された多結晶シリコン膜を一方の電極として有す
    るキャパシタとを有することを特徴とする半導体装置。
  2. 【請求項2】 第1の多結晶シリコン膜および第2の多
    結晶シリコン膜にそれぞれ接続された一対のソース・ド
    レイン領域を有するMOSトランジスタと、前記プラグ
    状導電体に接続されたビット線とを有するメモリセルを
    含む請求項1記載の半導体装置。
JP4037414A 1992-02-25 1992-02-25 半導体装置 Granted JPH05243517A (ja)

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936272A (en) * 1995-06-23 1999-08-10 Samsung Electronics Co., Ltd. DRAM transistor cells with a self-aligned storage electrode contact
EP1020905A1 (en) * 1999-01-12 2000-07-19 Lucent Technologies Inc. Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making
US6653230B2 (en) 1999-02-10 2003-11-25 Nec Corporation Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof
US6992347B2 (en) 1995-01-31 2006-01-31 Fujitsu Limited Semiconductor storage device
JP2008047931A (ja) * 2007-09-18 2008-02-28 Toshiba Corp 半導体装置の製造方法
US8212300B2 (en) 2007-02-21 2012-07-03 Fujitsu Semiconductor Limited Semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell
JPH0322475A (en) * 1989-06-19 1991-01-30 Matsushita Electron Corp Manufacture of semiconductor device
JPH03272169A (en) * 1990-03-20 1991-12-03 Sony Corp Semiconductor storage device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6441262A (en) * 1987-08-07 1989-02-13 Hitachi Ltd Memory cell
JPH0322475A (en) * 1989-06-19 1991-01-30 Matsushita Electron Corp Manufacture of semiconductor device
JPH03272169A (en) * 1990-03-20 1991-12-03 Sony Corp Semiconductor storage device

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8404554B2 (en) 1995-01-31 2013-03-26 Fujitsu Semiconductor Limited Method of manufacturing semiconductor device
US7795147B2 (en) 1995-01-31 2010-09-14 Fujitsu Semiconductor Limited Semiconductor storage device and method for fabricating the same
US6992347B2 (en) 1995-01-31 2006-01-31 Fujitsu Limited Semiconductor storage device
US8674421B2 (en) 1995-01-31 2014-03-18 Fujitsu Semiconductor Limited Semiconductor device
US6074918A (en) * 1995-06-23 2000-06-13 Samsung Electronics Co., Ltd. Methods of fabrication DRAM transistor cells with a self-aligned storage electrode contact
US5936272A (en) * 1995-06-23 1999-08-10 Samsung Electronics Co., Ltd. DRAM transistor cells with a self-aligned storage electrode contact
US6346454B1 (en) 1999-01-12 2002-02-12 Agere Systems Guardian Corp. Method of making dual damascene interconnect structure and metal electrode capacitor
EP1020905A1 (en) * 1999-01-12 2000-07-19 Lucent Technologies Inc. Integrated circuit device having dual damascene interconnect structure and metal electrode capacitor and associated method for making
US6653230B2 (en) 1999-02-10 2003-11-25 Nec Corporation Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof
US9305996B2 (en) 2007-02-21 2016-04-05 Fujitsu Semiconductor Limited Semiconductor device
US8212300B2 (en) 2007-02-21 2012-07-03 Fujitsu Semiconductor Limited Semiconductor device
US8796043B2 (en) 2007-02-21 2014-08-05 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
JP2008047931A (ja) * 2007-09-18 2008-02-28 Toshiba Corp 半導体装置の製造方法
JP4533919B2 (ja) * 2007-09-18 2010-09-01 株式会社東芝 不揮発性半導体メモリの製造方法

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Effective date: 19980714