JP2666932B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に配線層の
コンタクトホール形成工程の改良に関する。 （従来の技術） 従来の一般的なダイナミックRAM （dRAM）についてビット線コンタクト部を中心に２ビ
ット分を示すと、第３図（ａ）〜（ｃ）のようになる。
（ａ）は平面図、（ｂ），（ｃ）はそれぞれ（ａ）のＡ
−Ａ′,B−Ｂ′断面図である。素子分離絶縁膜22が形成
されたｐ型Si基板21上にキャパシタ絶縁膜24を介してキ
ャパシタ電極25が形成され、またゲート絶縁膜26を介し
てゲート電極27が形成されている。ゲート電極27をマス
クとして不純物をイオン注入することにより、ソース，
ドレインとなるn+型層28が形成されている。キャパシタ
電極25の下には予めn-型層23が形成されている。素子形
成された基板上にはCVD絶縁膜29が表面がほぼ平坦にな
るように堆積形成され、これにコンタクトホール30を開
けてAl膜によるビット線31が形成されている。 このような従来技術においては、メモリセルのより一
層の高集積化を図る場合、次のような重大な問題があ
る。第１は、第３図（ｂ）および（ｃ）に示したよう
に、コンタクトホール30の位置に余裕l,mをとらなけれ
ばならないことである。余裕ｌはビット線31とゲート電
極27（即ちワード線）の短絡を防止するためのものであ
る。合わせ精度や加工性度のバラツキを考慮すると、現
在の技術ではｌ＝0.5〜0.8μｍ必要とし、これがメモリ
セル・サイズ縮小にとって大きい障害となっている。余
裕ｍは、コンタクトホール30から分離領域までの距離で
あり、これがなくなるとビット線31が基板21と短絡す
る。この余裕ｍは、ｍ＝0.2〜0.5μｍ必要とする。第２
の問題は、コンタクトホール30内でビット線31が薄くな
ることである。これは、配線材料であるAlのステップカ
バレージが悪いためである。配線材料に金属シリサイド
等を用いた場合も同様になる。このため断線を生じる
等、dRAMの信頼性や歩留りが低下する。 以上のような問題は、dRAMに限らず、他の全ての高集
積化半導体装置に共通に見られる。 （発明が解決しようとする問題点） 以上のように従来の集積回路では、コンタクトボール
部での合わせ余裕のために高集積化が制限され、またコ
ンタクトホール部での配線の信頼性，歩留りが低い、と
いった問題があった。 本発明は、この様な問題を解決した半導体装置の製造
方法を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明は、所望の電極および配線の少なくとも一つが
形成された半導体基板上に第１の絶縁膜を堆積する工程
と、前記第１の絶縁膜上にこれと異種の材料膜を形成す
る工程と、前記材料膜と第１の絶縁膜の積層膜を選択エ
ッチングしその底部に第１の絶縁膜を僅かに残すように
してコンタクト孔（接続孔）を形成する工程と、次いで
全面に前記第１の絶縁膜と同種の材料を主成分とする第
２の絶縁膜を堆積する工程と、前記第２の絶縁膜および
前記コンタクト孔（接続孔）底部の第１の絶縁膜を異方
性エッチングにより同一工程でエッチングすることによ
り、前記コンタクト孔（接続孔）下の前記電極および配
線の少なくとも一つを露出させるとともに、この電極お
よび配線の少なくとも一つが露出したコンタクト孔（接
続孔）の側壁に前記第２の絶縁膜および前記コンタクト
孔（接続孔）底部の第１の絶縁膜をテーパー状に残置さ
せる工程と、この後配線層を形成する工程とを有するも
のである。 （作用） 本発明の方法によれば、一旦形成されたコンタクトホ
ールの側壁に選択的に絶縁膜を形成することにより、合
わせ余裕を従来より小さくするかまたは零にすることが
できる。従って素子の高集積化が図られる。また、エッ
チングによりコンタクト孔の側壁に第２の絶縁膜および
コンタクト孔底部に第１の絶縁膜を残す際に、第１の絶
縁膜上の材料膜がストッパーとなるとともに、第１の絶
縁膜と同種の材料を主成分として第２の絶縁膜が形成さ
れているので、オーバーエッチングすることによって、
コンタクトホール側壁全面でなく、底部の方にのみテー
パー状に残すことができる。これにより、コンタクトホ
ールは上部の径が下部より大きいテーパー形状になる。
この結果、このコンタクトホール側壁に配線層がつき易
くなり、配線の信頼性、歩留りが向上する。特に第１の
絶縁膜上に形成する材料膜を低抵抗膜として、これをそ
のまま配線層の下地として用いれば、配線全体の低抵抗
化が図られる。 （実施例） 以下、本発明の実施例を説明する。 第１図（ａ）〜（ｆ）は本発明をdRAMに適用した実施
例の製造工程断面図である。第１図（ａ）に示すよう
に、通常の工程に従ってｐ型Si基板１の素子分離絶縁膜
２で囲まれた領域にキャパシタ絶縁膜４を介してキャパ
シタ電極５を形成し、ゲート絶縁膜６を介してゲート電
極７を形成する。例えばキャパシタ電極５は第１層多結
晶シリコン膜により形成し、ゲート電極７は第２層多結
晶シリコン膜により形成する。キャパシタ領域には予め
n-型層３により形成しておく。ゲート電極７をマスクと
して不純物をイオン注入してソース，ドレインとなるn+
型層８を形成する。この後第１図（ｂ）に示すように、
全面に第１の絶縁膜９を堆積し、更にこの上にこれと異
種材料で第１の絶縁膜９に対して耐エッチング性があ
り、かつ低抵抗配線材料となるモリブデン・シリサイド
膜10を堆積する。第１の絶縁膜９は例えば、CVDSiO2膜
とBPSG膜の複合膜とし、その表面がほぼ平坦になるよう
にする。モリブデン・シリサイド膜10は例えば膜厚2000
Å程度とする。次に第１図（ｃ）に示すように、モリブ
デン・シリサイド膜10と第１の絶縁膜９の積層膜を選択
エッチングして、ビット線をn+型層８に接続するための
コンタクトホール11を形成する。このとき図示のよう
に、コンタクトホール11の底部には第１の絶縁膜９が僅
かに、例えば500〜4000Åの膜厚が残るようにエッチン
グすることが好ましい。この後第１図（ｄ）に示すよう
に、全面に第２の絶縁膜12を薄く堆積する。第２の絶縁
膜12は例えば、500〜3000Å程度のCVDSiO2膜である。次
いで第１図（ｅ）に示すように、反応性イオンエッチン
グ法により第２の絶縁膜12を全面エッチングして、これ
をコンタクトホール11の側壁に残し、底面にn+型層８を
露出させる。このとき、エッチング時間を少し長く選ぶ
ことにより、図示のように第２の絶縁膜12はコンタクト
ホール11の側壁の底部にのみ残すようにする。これによ
りコンタクトホール11は、底部で径が小さくなる形状と
なる。このエッチング工程では、コンタクトホール11の
外側はモリブデン・シリサイド膜10がストッパとなり、
第２の絶縁膜９がエッチングされることはない。この
後、モリブデン・シリサイド膜10を残したまま、CVD法
により多結晶シリコン膜を堆積し、Asなどの拡散により
低抵抗化した後、コレクタをモリブデン・シリサイド膜
10と共にパターニングしてビット線13を形成する。多結
晶シリコン膜はコンタクトホール11を埋込むように堆積
して平坦化しており、これによりビット線13のパターン
形成が容易に行われる。 この実施例によれば、一旦形成されたコンタクトホー
ルの側壁底部が絶縁膜で覆われるため、短絡事故は確実
に防止される。従ってコンタクトホールの位置合わせ余
裕は、例えばゲート電極に対してはｌ＝0.2μｍあるい
はそれ以下とすることができ、素子分離領域に対しては
ｍ＝ｏとすることができる。この実施例のセルパターン
を、第３図（ａ）と対応させて第２図に示す。これによ
り、dRAMのセル面積を従来に比べて30％程度減じること
ができる。また、ビット線にはステップカバレージのよ
い多結晶シリコン膜を用い、下地にモリブデン・シリサ
イド膜があるため、低抵抗で信頼性、歩留りが高い配線
が得られる。コンタクトホールは多結晶シリコン膜によ
り埋め込んで平坦化しているため、配線の加工も容易で
ある。コンタクトホールは上部が開いた形状となってい
るため、配線材料としてステップカバレージのよくない
Al等の金属膜を用いた場合にも、従来に比べて信頼性お
よび歩留りは高いものとなる。 本発明は上記実施例に限られない。例えば実施例で
は、dRAMの拡散層に対するビット線コンタクト部を説明
したが、dRAM以外の各種半導体装置に適用することがで
きるし、またコンタクト部の下地が拡散層でなく、多結
晶シリコン電極あるいは金属配線等の場合にも本発明は
有効である。 ［発明の効果］ 以上述べたように本発明によれば、接続孔部の改良に
より、各種半導体装置の素子の高集積化を図ることがで
きるとともに、接続孔がテーパー状になっているので接
続孔側壁に配線層がつき易くなり信頼性および歩留り向
上を図ることができる。
コンタクトホール形成工程の改良に関する。 （従来の技術） 従来の一般的なダイナミックRAM （dRAM）についてビット線コンタクト部を中心に２ビ
ット分を示すと、第３図（ａ）〜（ｃ）のようになる。
（ａ）は平面図、（ｂ），（ｃ）はそれぞれ（ａ）のＡ
−Ａ′,B−Ｂ′断面図である。素子分離絶縁膜22が形成
されたｐ型Si基板21上にキャパシタ絶縁膜24を介してキ
ャパシタ電極25が形成され、またゲート絶縁膜26を介し
てゲート電極27が形成されている。ゲート電極27をマス
クとして不純物をイオン注入することにより、ソース，
ドレインとなるn+型層28が形成されている。キャパシタ
電極25の下には予めn-型層23が形成されている。素子形
成された基板上にはCVD絶縁膜29が表面がほぼ平坦にな
るように堆積形成され、これにコンタクトホール30を開
けてAl膜によるビット線31が形成されている。 このような従来技術においては、メモリセルのより一
層の高集積化を図る場合、次のような重大な問題があ
る。第１は、第３図（ｂ）および（ｃ）に示したよう
に、コンタクトホール30の位置に余裕l,mをとらなけれ
ばならないことである。余裕ｌはビット線31とゲート電
極27（即ちワード線）の短絡を防止するためのものであ
る。合わせ精度や加工性度のバラツキを考慮すると、現
在の技術ではｌ＝0.5〜0.8μｍ必要とし、これがメモリ
セル・サイズ縮小にとって大きい障害となっている。余
裕ｍは、コンタクトホール30から分離領域までの距離で
あり、これがなくなるとビット線31が基板21と短絡す
る。この余裕ｍは、ｍ＝0.2〜0.5μｍ必要とする。第２
の問題は、コンタクトホール30内でビット線31が薄くな
ることである。これは、配線材料であるAlのステップカ
バレージが悪いためである。配線材料に金属シリサイド
等を用いた場合も同様になる。このため断線を生じる
等、dRAMの信頼性や歩留りが低下する。 以上のような問題は、dRAMに限らず、他の全ての高集
積化半導体装置に共通に見られる。 （発明が解決しようとする問題点） 以上のように従来の集積回路では、コンタクトボール
部での合わせ余裕のために高集積化が制限され、またコ
ンタクトホール部での配線の信頼性，歩留りが低い、と
いった問題があった。 本発明は、この様な問題を解決した半導体装置の製造
方法を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明は、所望の電極および配線の少なくとも一つが
形成された半導体基板上に第１の絶縁膜を堆積する工程
と、前記第１の絶縁膜上にこれと異種の材料膜を形成す
る工程と、前記材料膜と第１の絶縁膜の積層膜を選択エ
ッチングしその底部に第１の絶縁膜を僅かに残すように
してコンタクト孔（接続孔）を形成する工程と、次いで
全面に前記第１の絶縁膜と同種の材料を主成分とする第
２の絶縁膜を堆積する工程と、前記第２の絶縁膜および
前記コンタクト孔（接続孔）底部の第１の絶縁膜を異方
性エッチングにより同一工程でエッチングすることによ
り、前記コンタクト孔（接続孔）下の前記電極および配
線の少なくとも一つを露出させるとともに、この電極お
よび配線の少なくとも一つが露出したコンタクト孔（接
続孔）の側壁に前記第２の絶縁膜および前記コンタクト
孔（接続孔）底部の第１の絶縁膜をテーパー状に残置さ
せる工程と、この後配線層を形成する工程とを有するも
のである。 （作用） 本発明の方法によれば、一旦形成されたコンタクトホ
ールの側壁に選択的に絶縁膜を形成することにより、合
わせ余裕を従来より小さくするかまたは零にすることが
できる。従って素子の高集積化が図られる。また、エッ
チングによりコンタクト孔の側壁に第２の絶縁膜および
コンタクト孔底部に第１の絶縁膜を残す際に、第１の絶
縁膜上の材料膜がストッパーとなるとともに、第１の絶
縁膜と同種の材料を主成分として第２の絶縁膜が形成さ
れているので、オーバーエッチングすることによって、
コンタクトホール側壁全面でなく、底部の方にのみテー
パー状に残すことができる。これにより、コンタクトホ
ールは上部の径が下部より大きいテーパー形状になる。
この結果、このコンタクトホール側壁に配線層がつき易
くなり、配線の信頼性、歩留りが向上する。特に第１の
絶縁膜上に形成する材料膜を低抵抗膜として、これをそ
のまま配線層の下地として用いれば、配線全体の低抵抗
化が図られる。 （実施例） 以下、本発明の実施例を説明する。 第１図（ａ）〜（ｆ）は本発明をdRAMに適用した実施
例の製造工程断面図である。第１図（ａ）に示すよう
に、通常の工程に従ってｐ型Si基板１の素子分離絶縁膜
２で囲まれた領域にキャパシタ絶縁膜４を介してキャパ
シタ電極５を形成し、ゲート絶縁膜６を介してゲート電
極７を形成する。例えばキャパシタ電極５は第１層多結
晶シリコン膜により形成し、ゲート電極７は第２層多結
晶シリコン膜により形成する。キャパシタ領域には予め
n-型層３により形成しておく。ゲート電極７をマスクと
して不純物をイオン注入してソース，ドレインとなるn+
型層８を形成する。この後第１図（ｂ）に示すように、
全面に第１の絶縁膜９を堆積し、更にこの上にこれと異
種材料で第１の絶縁膜９に対して耐エッチング性があ
り、かつ低抵抗配線材料となるモリブデン・シリサイド
膜10を堆積する。第１の絶縁膜９は例えば、CVDSiO2膜
とBPSG膜の複合膜とし、その表面がほぼ平坦になるよう
にする。モリブデン・シリサイド膜10は例えば膜厚2000
Å程度とする。次に第１図（ｃ）に示すように、モリブ
デン・シリサイド膜10と第１の絶縁膜９の積層膜を選択
エッチングして、ビット線をn+型層８に接続するための
コンタクトホール11を形成する。このとき図示のよう
に、コンタクトホール11の底部には第１の絶縁膜９が僅
かに、例えば500〜4000Åの膜厚が残るようにエッチン
グすることが好ましい。この後第１図（ｄ）に示すよう
に、全面に第２の絶縁膜12を薄く堆積する。第２の絶縁
膜12は例えば、500〜3000Å程度のCVDSiO2膜である。次
いで第１図（ｅ）に示すように、反応性イオンエッチン
グ法により第２の絶縁膜12を全面エッチングして、これ
をコンタクトホール11の側壁に残し、底面にn+型層８を
露出させる。このとき、エッチング時間を少し長く選ぶ
ことにより、図示のように第２の絶縁膜12はコンタクト
ホール11の側壁の底部にのみ残すようにする。これによ
りコンタクトホール11は、底部で径が小さくなる形状と
なる。このエッチング工程では、コンタクトホール11の
外側はモリブデン・シリサイド膜10がストッパとなり、
第２の絶縁膜９がエッチングされることはない。この
後、モリブデン・シリサイド膜10を残したまま、CVD法
により多結晶シリコン膜を堆積し、Asなどの拡散により
低抵抗化した後、コレクタをモリブデン・シリサイド膜
10と共にパターニングしてビット線13を形成する。多結
晶シリコン膜はコンタクトホール11を埋込むように堆積
して平坦化しており、これによりビット線13のパターン
形成が容易に行われる。 この実施例によれば、一旦形成されたコンタクトホー
ルの側壁底部が絶縁膜で覆われるため、短絡事故は確実
に防止される。従ってコンタクトホールの位置合わせ余
裕は、例えばゲート電極に対してはｌ＝0.2μｍあるい
はそれ以下とすることができ、素子分離領域に対しては
ｍ＝ｏとすることができる。この実施例のセルパターン
を、第３図（ａ）と対応させて第２図に示す。これによ
り、dRAMのセル面積を従来に比べて30％程度減じること
ができる。また、ビット線にはステップカバレージのよ
い多結晶シリコン膜を用い、下地にモリブデン・シリサ
イド膜があるため、低抵抗で信頼性、歩留りが高い配線
が得られる。コンタクトホールは多結晶シリコン膜によ
り埋め込んで平坦化しているため、配線の加工も容易で
ある。コンタクトホールは上部が開いた形状となってい
るため、配線材料としてステップカバレージのよくない
Al等の金属膜を用いた場合にも、従来に比べて信頼性お
よび歩留りは高いものとなる。 本発明は上記実施例に限られない。例えば実施例で
は、dRAMの拡散層に対するビット線コンタクト部を説明
したが、dRAM以外の各種半導体装置に適用することがで
きるし、またコンタクト部の下地が拡散層でなく、多結
晶シリコン電極あるいは金属配線等の場合にも本発明は
有効である。 ［発明の効果］ 以上述べたように本発明によれば、接続孔部の改良に
より、各種半導体装置の素子の高集積化を図ることがで
きるとともに、接続孔がテーパー状になっているので接
続孔側壁に配線層がつき易くなり信頼性および歩留り向
上を図ることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｆ）は本発明をdRAMに適用した実施例
の製造工程を示す断面図、第２図はそのセルパターンを
示す図、第３図（ａ）〜（ｃ）は従来のdRAMのセル構造
を示す図である。 １……ｐ型Si基板、２……素子分離絶縁膜、３……n-型
層、４……キャパシタ絶縁膜、５……キャパシタ電極、
６……ゲート絶縁膜、７……ゲート電極、８……n+型
層、９……第１の絶縁膜、10……モリブデン・シリサイ
ド膜、11……コンタクトホール、12……第２の絶縁膜、
13……ビット線。
の製造工程を示す断面図、第２図はそのセルパターンを
示す図、第３図（ａ）〜（ｃ）は従来のdRAMのセル構造
を示す図である。 １……ｐ型Si基板、２……素子分離絶縁膜、３……n-型
層、４……キャパシタ絶縁膜、５……キャパシタ電極、
６……ゲート絶縁膜、７……ゲート電極、８……n+型
層、９……第１の絶縁膜、10……モリブデン・シリサイ
ド膜、11……コンタクトホール、12……第２の絶縁膜、
13……ビット線。
Claims (1)
- (57)【特許請求の範囲】 １．所望の電極および配線の少なくとも一つが形成され
た半導体基板上に第１の絶縁膜を堆積する工程と、前記
第１の絶縁膜上にこれと異種の材料膜を形成する工程
と、前記材料膜と第１の絶縁膜の積層膜を選択エッチン
グしその底部に第１の絶縁膜を僅かに残すようにして接
続孔を形成する工程と、次いで全面に前記第１の絶縁膜
と同種の材料を主成分とする第２の絶縁膜を堆積する工
程と、前記第２の絶縁膜および前記接続孔底部の第１の
絶縁膜を異方性エッチングにより同一工程でエッチング
することにより、前記接続孔下の前記電極および配線の
少なくとも一つを露出させるとともに、この電極および
配線の少なくとも一つが露出した接続孔の側壁に前記第
２の絶縁膜および前記接続孔底部の第１の絶縁膜をテー
パー状に残置させる工程と、この後配線層を形成する工
程とを備えたことを特徴とする半導体装置の製造方法。 ２．前記材料膜は低抵抗膜であり、前記配線層の下地層
として用いられることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62243106A JP2666932B2 (ja) | 1987-09-28 | 1987-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62243106A JP2666932B2 (ja) | 1987-09-28 | 1987-09-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6484735A JPS6484735A (en) | 1989-03-30 |
| JP2666932B2 true JP2666932B2 (ja) | 1997-10-22 |
Family
ID=17098884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62243106A Expired - Lifetime JP2666932B2 (ja) | 1987-09-28 | 1987-09-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666932B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910013463A (ko) * | 1989-12-29 | 1991-08-08 | 김광호 | 반도체 소자의 개구형성방법 |
| JPH04364034A (ja) * | 1991-06-11 | 1992-12-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP2008156535A (ja) * | 2006-12-25 | 2008-07-10 | Matsushita Denko Bath & Life Kk | Ｓｍｃ及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5877246A (ja) * | 1981-11-02 | 1983-05-10 | Hitachi Ltd | 多層配線構造の形成方法 |
| JPS60160653A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61222236A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1987
- 1987-09-28 JP JP62243106A patent/JP2666932B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6484735A (en) | 1989-03-30 |
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