JP3397809B2 - 半導体メモリセルの製造方法 - Google Patents
半導体メモリセルの製造方法Info
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- JP3397809B2 JP3397809B2 JP26481492A JP26481492A JP3397809B2 JP 3397809 B2 JP3397809 B2 JP 3397809B2 JP 26481492 A JP26481492 A JP 26481492A JP 26481492 A JP26481492 A JP 26481492A JP 3397809 B2 JP3397809 B2 JP 3397809B2
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- Japan
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- depositing
- capacitor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリセルの製造
方法に係り、特に、積層したコンデンサの有効面積を増
大させ、メモリセルと周辺回路部分との間の高さの差を
減少させることによって金属被覆を容易にした半導体メ
モリセルの製造方法に関する。
方法に係り、特に、積層したコンデンサの有効面積を増
大させ、メモリセルと周辺回路部分との間の高さの差を
減少させることによって金属被覆を容易にした半導体メ
モリセルの製造方法に関する。
【０００２】
【従来の技術】メモリセルの従来の製造方法の一つ、例
えば COB (capacior over bit line)の製造方法は図１
に示す通りであり、この COB セルは "IEDM 90‐655,2
7.3.1‐27.3.4" に開示されている。
えば COB (capacior over bit line)の製造方法は図１
に示す通りであり、この COB セルは "IEDM 90‐655,2
7.3.1‐27.3.4" に開示されている。
【０００３】図１(A)、１(B)及び１(D)は図２(F)の A
‐ A’断面図であり、図１(C)は図２(F)の B ‐ B'断面
図である。
‐ A’断面図であり、図１(C)は図２(F)の B ‐ B'断面
図である。
【０００４】図１(A)によって説明すれば、まず、矩形
活性面22(図２(F))をポリシリコンバッファロコス(LOCO
S,Localized oxidation of silicon)法によって形成
し、続いてゲートオキサイドを形成する。次に、ワード
線３を形成する。コンデンサ埋設接続孔51を開口した
後、ポリシリコンを用いて局部接続５を形成する。
活性面22(図２(F))をポリシリコンバッファロコス(LOCO
S,Localized oxidation of silicon)法によって形成
し、続いてゲートオキサイドを形成する。次に、ワード
線３を形成する。コンデンサ埋設接続孔51を開口した
後、ポリシリコンを用いて局部接続５を形成する。
【０００５】次に、図１(B)に示すように、絶縁層８を
形成した後、ビット線接続孔を開口し、ドーピングした
ポリシリコンプラグ６で充填する。さらに、タングステ
ンポリサイドのビット線７を活性面上を延びるように形
成する。
形成した後、ビット線接続孔を開口し、ドーピングした
ポリシリコンプラグ６で充填する。さらに、タングステ
ンポリサイドのビット線７を活性面上を延びるように形
成する。
【０００６】図１(C)は図２(F)の B ‐ B' 線の断面図
で、図に示すように、ビット線上に絶縁中間膜81を形成
し、プレーナー化する。コンデンサ接続孔を開口した
後、HSG (hemispherical grain:半球粒状)のポリシリコ
ンからなる記憶電極９を形成し、記憶電極９をコンデン
サ接続孔及び局部接続５を経て活性面に接続する。
で、図に示すように、ビット線上に絶縁中間膜81を形成
し、プレーナー化する。コンデンサ接続孔を開口した
後、HSG (hemispherical grain:半球粒状)のポリシリコ
ンからなる記憶電極９を形成し、記憶電極９をコンデン
サ接続孔及び局部接続５を経て活性面に接続する。
【０００７】次に、図１(D)に示すように、コンデンサ
誘電体層及びコンデンサプレート電極を形成する。さら
に、絶縁中間膜82を析出させた後、一次金属配線55を形
成する。
誘電体層及びコンデンサプレート電極を形成する。さら
に、絶縁中間膜82を析出させた後、一次金属配線55を形
成する。
【０００８】図２(F)は得られたメモリセルの構成を示
す図、図２(E)はメモリセルの一部の斜視図である。
す図、図２(E)はメモリセルの一部の斜視図である。
【０００９】
【発明が解決しようとする課題】上述のような方法で作
成したメモリセルにおいては、各メモリセルについて適
切な静電容量を確保するためには、記憶電極９の高さは
4000Å以上なければならず、従って、一次金属配線を行
う前にメモリセルと周辺部分との間に高さの差が生じ
る。このため、後に続くプロセス(例えば、ホトリソグ
ラフィ及びエッチングプロセス)を行う際にパターニン
グエラーが増大することになる。
成したメモリセルにおいては、各メモリセルについて適
切な静電容量を確保するためには、記憶電極９の高さは
4000Å以上なければならず、従って、一次金属配線を行
う前にメモリセルと周辺部分との間に高さの差が生じ
る。このため、後に続くプロセス(例えば、ホトリソグ
ラフィ及びエッチングプロセス)を行う際にパターニン
グエラーが増大することになる。
【００１０】本発明の目的は、上記従来技術の有してい
た課題を解決して、金属配線層の加工精度を向上させる
ことのできる構成の半導体メモリセルの製造方法を提供
することにある。
た課題を解決して、金属配線層の加工精度を向上させる
ことのできる構成の半導体メモリセルの製造方法を提供
することにある。
【００１１】
【課題を解決するための手段】上記目的は、下記工程か
らなることを特徴とする半導体メモリセルの製造方法に
よって達成することができる。すなわち、(1) シリコン
基板上に回路素子を形成した後に絶縁中間膜を析出さ
せ、ビット線接続孔を開口し、ドープしたポリシリコン
を析出させ、該析出ポリシリコンをエッチングバックし
て上記ビット線接続孔にポリシリコンプラグを形成し、
タングステンポリサイドを析出させ、該タングステンポ
リサイドをパターニングして上記ポリシリコンプラグに
接続するビット線を形成する工程；(2) 再度絶縁中間膜
を析出させて平坦化し、ワード線を一次金属配線を介し
てトランジスタのソース/ドレイン領域に接続するため
の接続孔を開口し、高融点の金属あるいは金属化合物を
析出させ、該金属をパターニングして上記一次金属配線
を形成する工程；(3) 酸化物層を析出させて平坦化し、
該酸化物層よりも高いエッチング選択性を有する絶縁層
(上記酸化物層よりも大きなエッチング速度を示すもの)
を析出させ、平坦化する工程；(4) メモリアクセストラ
ンジスタのソース/ドレインを記憶コンデンサの記憶電
極に接続するための埋設接点の接続孔を開口し、該接続
孔内に酸化物層を析出させ、さらに、上記接続孔の内側
面に酸化物側壁を形成するために上記酸化物層をその厚
さ以上にエッチングする工程；(5) 記憶電極を形成する
ためにポリシリコン層を析出させ、該ポリシリコン層を
パターニングし、ウエットエッチング法を適用して上記
のエッチング選択性の高い絶縁層を除去し、上記コンデ
ンサの記憶電極表面上に誘電体層を形成する工程；(6)
プレート電極用のポリシリコンを析出させ、パターニン
グし、その上に絶縁層を析出させ、さらに、二次金属配
線を形成する工程。この場合、上記の工程(2)で形成さ
れる上記一次金属配線の材料を800℃以上の融点を有す
る高融点の金属あるいは金属化合物にする。またこの場
合、上記の工程(6)において、上記一次金属配線をコン
デンサの上記プレート電極に接続させるために接続孔を
開口した後、上記プレート電極を形成するために上記ポ
リシリコンを析出させパターニングして、上記一次金属
配線とコンデンサの上記プレート電極とを自己整合的に
接続させる。
らなることを特徴とする半導体メモリセルの製造方法に
よって達成することができる。すなわち、(1) シリコン
基板上に回路素子を形成した後に絶縁中間膜を析出さ
せ、ビット線接続孔を開口し、ドープしたポリシリコン
を析出させ、該析出ポリシリコンをエッチングバックし
て上記ビット線接続孔にポリシリコンプラグを形成し、
タングステンポリサイドを析出させ、該タングステンポ
リサイドをパターニングして上記ポリシリコンプラグに
接続するビット線を形成する工程；(2) 再度絶縁中間膜
を析出させて平坦化し、ワード線を一次金属配線を介し
てトランジスタのソース/ドレイン領域に接続するため
の接続孔を開口し、高融点の金属あるいは金属化合物を
析出させ、該金属をパターニングして上記一次金属配線
を形成する工程；(3) 酸化物層を析出させて平坦化し、
該酸化物層よりも高いエッチング選択性を有する絶縁層
(上記酸化物層よりも大きなエッチング速度を示すもの)
を析出させ、平坦化する工程；(4) メモリアクセストラ
ンジスタのソース/ドレインを記憶コンデンサの記憶電
極に接続するための埋設接点の接続孔を開口し、該接続
孔内に酸化物層を析出させ、さらに、上記接続孔の内側
面に酸化物側壁を形成するために上記酸化物層をその厚
さ以上にエッチングする工程；(5) 記憶電極を形成する
ためにポリシリコン層を析出させ、該ポリシリコン層を
パターニングし、ウエットエッチング法を適用して上記
のエッチング選択性の高い絶縁層を除去し、上記コンデ
ンサの記憶電極表面上に誘電体層を形成する工程；(6)
プレート電極用のポリシリコンを析出させ、パターニン
グし、その上に絶縁層を析出させ、さらに、二次金属配
線を形成する工程。この場合、上記の工程(2)で形成さ
れる上記一次金属配線の材料を800℃以上の融点を有す
る高融点の金属あるいは金属化合物にする。またこの場
合、上記の工程(6)において、上記一次金属配線をコン
デンサの上記プレート電極に接続させるために接続孔を
開口した後、上記プレート電極を形成するために上記ポ
リシリコンを析出させパターニングして、上記一次金属
配線とコンデンサの上記プレート電極とを自己整合的に
接続させる。
【００１２】
【作用】記憶電極、誘電体層及びプレート電極からなる
コンデンサを、ビット線上に析出させた一次金属配線と
最終金属配線との間に配置するので、埋設接点の高さの
差を利用することにより、コンデンサの有効面積を増大
させることができる。また、コンデンサの記憶電極とプ
レート電極は、一次金属配線形成後に形成するので、メ
モリセルと周辺回路部分との間の高さの差を減少させる
ことができ、結果として、一次金属配線含め、全ての素
子の精度を改善することができる。
コンデンサを、ビット線上に析出させた一次金属配線と
最終金属配線との間に配置するので、埋設接点の高さの
差を利用することにより、コンデンサの有効面積を増大
させることができる。また、コンデンサの記憶電極とプ
レート電極は、一次金属配線形成後に形成するので、メ
モリセルと周辺回路部分との間の高さの差を減少させる
ことができ、結果として、一次金属配線含め、全ての素
子の精度を改善することができる。
【００１３】
【実施例】本発明の好ましい実施態様について、以下、
図３(A)〜図５(G)によって説明する。なお、図５(G)は
本発明によるメモリセルの構成を示した図であり、ま
た、図３(A)〜図４(F)は本発明による製造の工程を連続
して示す断面図である。また、図３(A)〜図４(F)におい
て、左側の図は図５(G)の A‐A' 線のメモリセルの断面
図を示したものであり、右側の図は隣接配置したトラン
ジスタの断面を示す図である。なお、図５(G)におい
て、符号13はフィールド領域14によって囲まれた、V 形
状の活性領域を示すものであり、縦線でハッチングした
７ の部分はビット線を示すもの、符号３はワード線を
示すもの、矩形部分９はコンデンサの記憶電極、符号12
は一次金属配線を示すものである。
図３(A)〜図５(G)によって説明する。なお、図５(G)は
本発明によるメモリセルの構成を示した図であり、ま
た、図３(A)〜図４(F)は本発明による製造の工程を連続
して示す断面図である。また、図３(A)〜図４(F)におい
て、左側の図は図５(G)の A‐A' 線のメモリセルの断面
図を示したものであり、右側の図は隣接配置したトラン
ジスタの断面を示す図である。なお、図５(G)におい
て、符号13はフィールド領域14によって囲まれた、V 形
状の活性領域を示すものであり、縦線でハッチングした
７ の部分はビット線を示すもの、符号３はワード線を
示すもの、矩形部分９はコンデンサの記憶電極、符号12
は一次金属配線を示すものである。
【００１４】また、本発明による半導体メモリセルの製
造方法について以下に説明する。まず、図３(A)に示す
ように、活性領域とフィールド領域とを分離するために
シリコン基板１上にフィールド酸化膜２を形成し、次い
で、ワード線３及びトランジスタのソース/ドレイン領
域 n、n+ を形成し、絶縁中間膜４を形成し、絶縁 中間
膜４にビット線接続孔を開口し、ドープしたポリシリコ
ンを析出させ、さらにこのドープしたポリシリコンをエ
ッチングバックして、ビット線接孔にポリシリコンプラ
グ６aを形成する。
造方法について以下に説明する。まず、図３(A)に示す
ように、活性領域とフィールド領域とを分離するために
シリコン基板１上にフィールド酸化膜２を形成し、次い
で、ワード線３及びトランジスタのソース/ドレイン領
域 n、n+ を形成し、絶縁中間膜４を形成し、絶縁 中間
膜４にビット線接続孔を開口し、ドープしたポリシリコ
ンを析出させ、さらにこのドープしたポリシリコンをエ
ッチングバックして、ビット線接孔にポリシリコンプラ
グ６aを形成する。
【００１５】次いで、タングステンポリサイドを析出さ
せ、パターニングしてビット線７を形成し、さらに、再
度絶縁中間膜４を BPSG あるいは CVD 酸化膜の形で析
出させ、平坦化する。
せ、パターニングしてビット線７を形成し、さらに、再
度絶縁中間膜４を BPSG あるいは CVD 酸化膜の形で析
出させ、平坦化する。
【００１６】次いで、図３(B)に示すように、一次金属
配線12に接続されるワード線３と活性領域のソース/ド
レインとの間の接続孔を開口し、一次金属配線12を析出
させ、パターニングする。このとき、一次金属配線は、
コンデンサ形成間の熱処理下で安定性を維持するよう
に、タングステン(W)のような800℃以上の融点を有する
高融点金属あるいはTiSi2のような高融点金属化合物を
用いて形成する。
配線12に接続されるワード線３と活性領域のソース/ド
レインとの間の接続孔を開口し、一次金属配線12を析出
させ、パターニングする。このとき、一次金属配線は、
コンデンサ形成間の熱処理下で安定性を維持するよう
に、タングステン(W)のような800℃以上の融点を有する
高融点金属あるいはTiSi2のような高融点金属化合物を
用いて形成する。
【００１７】次いで、図３(C)に示すように、単層ある
いは複数層の酸化物層83を析出させ、平坦化し、さら
に、高いエッチング選択性(他の材料とエッチング速度
が著しく異なる)を有する(窒化シリコン膜 Si3N4のよう
な)絶縁層15を析出させる。
いは複数層の酸化物層83を析出させ、平坦化し、さら
に、高いエッチング選択性(他の材料とエッチング速度
が著しく異なる)を有する(窒化シリコン膜 Si3N4のよう
な)絶縁層15を析出させる。
【００１８】次いで、図４(D)に示すように、記憶電極
に接続されるべき接続孔を活性領域のドレイン領域上に
開口した後、酸化物膜を析出させ、酸化物膜の厚さより
も深く異方性ドライエッチングを行い、絶縁膜15の下
に、接続孔の内側面に沿って酸化物側壁44を形成する。
に接続されるべき接続孔を活性領域のドレイン領域上に
開口した後、酸化物膜を析出させ、酸化物膜の厚さより
も深く異方性ドライエッチングを行い、絶縁膜15の下
に、接続孔の内側面に沿って酸化物側壁44を形成する。
【００１９】さらに、図４(E)に示すように、基板上に
ポリシリコンを析出させ、パターニングを行って記憶電
極９aを形成する。次に、絶縁層(窒化シリコン膜)15を
ウェットエッチングによって除去し、コンデンサ記憶電
極９aの表面上にコンデンサ誘電体層10を形成する。次
いで、誘電体層10及び酸化物層83上にホトエッチングを
適用することによって、トランジスタに接続さるべきコ
ンデンサのプレート電 極を一次金属配線１２に接続する
ための接続孔16を開口させる。
ポリシリコンを析出させ、パターニングを行って記憶電
極９aを形成する。次に、絶縁層(窒化シリコン膜)15を
ウェットエッチングによって除去し、コンデンサ記憶電
極９aの表面上にコンデンサ誘電体層10を形成する。次
いで、誘電体層10及び酸化物層83上にホトエッチングを
適用することによって、トランジスタに接続さるべきコ
ンデンサのプレート電 極を一次金属配線１２に接続する
ための接続孔16を開口させる。
【００２０】続いて、図４(F)に示すように、ポリシリ
コンを析出させ、パターニングして、コンデンサプレー
ト電極１１を形成する。この工程間に、コンデンサプレ
ート電極11と一次金属配線12との間の接続が同時に自己
整合的に形成される。絶縁層84を析出させた後、二次金
属材料を析出させ、二次金属配線１７を形成する。
コンを析出させ、パターニングして、コンデンサプレー
ト電極１１を形成する。この工程間に、コンデンサプレ
ート電極11と一次金属配線12との間の接続が同時に自己
整合的に形成される。絶縁層84を析出させた後、二次金
属材料を析出させ、二次金属配線１７を形成する。
【００２１】記憶コンデンサの形成間、コンデンサはビ
ット線７上にある一次金属配線12と最終金属配線である
二次金属配線１７との間に配置されるので、全ての金属
配線用の材料は、最終配線用を除いて、コンデンサ形成
温度以上の融点を有するものを用い、ポリシリコンはド
ーピングしたものを使用する。
ット線７上にある一次金属配線12と最終金属配線である
二次金属配線１７との間に配置されるので、全ての金属
配線用の材料は、最終配線用を除いて、コンデンサ形成
温度以上の融点を有するものを用い、ポリシリコンはド
ーピングしたものを使用する。
【００２２】上記の方法を適用することによって製造し
た積層コンデンサセルの構成は図５(G)に示す通りであ
る。
た積層コンデンサセルの構成は図５(G)に示す通りであ
る。
【００２３】
【発明の効果】上記してきたような本発明の方法におい
ては、埋設接点の高さの差を利用することにより、コン
デンサの有効面積を増大させることができる。さらに、
コンデンサ電極が一次金属配線形成後に形成されるの
で、メモリセルと周辺回路部分との間の高さの差を減少
させることができ、結果として、一次金属配線含め、全
ての素子の精度を改善することができる。
ては、埋設接点の高さの差を利用することにより、コン
デンサの有効面積を増大させることができる。さらに、
コンデンサ電極が一次金属配線形成後に形成されるの
で、メモリセルと周辺回路部分との間の高さの差を減少
させることができ、結果として、一次金属配線含め、全
ての素子の精度を改善することができる。
【図１】従来技術の半導体メモリセルの製造工程を示す
断面図。
断面図。
【図２】従来技術の半導体メモリセルの構成、配列を示
す図。(E)は斜視図、(F)は平面図。
す図。(E)は斜視図、(F)は平面図。
【図３】本発明の半導体メモリセルの製造工程の一部を
示す断面図。
示す断面図。
【図４】本発明の半導体メモリセルの製造工程の一部を
示す断面図。
示す断面図。
【図５】本発明の半導体メモリセルの製造方法によって
製造された半導体メモリセルの構成を示す平面図。
製造された半導体メモリセルの構成を示す平面図。
１…シリコン基板、２…フィールド酸化膜、３…ワード
線、４…絶縁中間膜、６ａ…ポリシリコンプラグ、７…
ビット線、83…酸化物層、84…絶縁層、９、９ａ…記憶
電極、10…誘電体層、11…プレート電極、12…一次金属
配線、13…活性領域、14…フィールド領域、15…絶縁
層、16…接続孔、17…二次金属配線、44…酸化物側壁。
線、４…絶縁中間膜、６ａ…ポリシリコンプラグ、７…
ビット線、83…酸化物層、84…絶縁層、９、９ａ…記憶
電極、10…誘電体層、11…プレート電極、12…一次金属
配線、13…活性領域、14…フィールド領域、15…絶縁
層、16…接続孔、17…二次金属配線、44…酸化物側壁。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−175756（ＪＰ，Ａ)
特開 平３−72673（ＪＰ，Ａ)
特開 平４−297064（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/108
Claims (3)
- 【請求項１】下記工程からなることを特徴とする半導体
メモリセルの製造方法、 (1) シリコン基板上に回路素子を形成した後に絶縁中間
膜を析出させ、ビット線接続孔を開口し、ドープしたポ
リシリコンを析出させ、該析出ポリシリコンをエッチン
グバックして上記ビット線接続孔にポリシリコンプラグ
を形成し、タングステンポリサイドを析出させ、該タン
グステンポリサイドをパターニングして上記ポリシリコ
ンプラグに接続するビット線を形成する工程； (2) 再度、絶縁中間膜を析出させて平坦化し、ワード線
を一次金属配線を介してトランジスタのソース/ドレイ
ン領域に接続するための接続孔を開口し、高融点の金属
あるいは金属化合物を析出させ、該金属をパターニング
して上記一次金属配線を形成する工程； (3) 酸化物層を析出させて平坦化し、該酸化物層よりも
高いエッチング選択性を有する絶縁層(上記酸化物層よ
りも大きなエッチング速度を示すもの)を析出させ、平
坦化する工程； (4) メモリアクセストランジスタのソース/ドレインを
記憶コンデンサの記憶電極に接続するための埋設接点の
接続孔を開口し、該接続孔内に酸化物層を析出させ、さ
らに、上記接続孔の内側面に酸化物側壁を形成するため
に上記酸化物層をその厚さ以上にエッチングする工程； (5) 記憶電極を形成するためにポリシリコン層を析出さ
せ、該ポリシリコン層をパターニングし、ウエットエッ
チング法を適用して上記のエッチング選択性の高い絶縁
層を除去し、上記コンデンサの記憶電極表面上に誘電体
層を形成する工程； (6) プレート電極用のポリシリコンを析出させ、パター
ニングし、その上に絶縁層を析出させ、さらに、二次金
属配線を形成する工程。 - 【請求項２】上記の工程(2)で形成される上記一次金属
配線の材料が800℃以上の融点を有する高融点の金属あ
るいは金属化合物であることを特徴とする請求項１に記
載の半導体メモリセルの製造方法。 - 【請求項３】上記の工程(6)において、上記一次金属配
線をコンデンサの上記プレート電極に接続させるために
接続孔を開口した後、上記プレート電極を形成するため
に上記ポリシリコンを析出させパターニングして、上記
一次金属配線とコンデンサの上記プレート電極とを自己
整合的に接続させることを特徴とする請求項１に記載の
半導体メモリセルの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-17726 | 1991-10-10 | ||
| KR1019910017726A KR950009741B1 (ko) | 1991-10-10 | 1991-10-10 | 반도체 메모리 셀의 제조방법 및 그 구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218347A JPH05218347A (ja) | 1993-08-27 |
| JP3397809B2 true JP3397809B2 (ja) | 2003-04-21 |
Family
ID=19320988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26481492A Expired - Fee Related JP3397809B2 (ja) | 1991-10-10 | 1992-10-02 | 半導体メモリセルの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5409855A (ja) |
| JP (1) | JP3397809B2 (ja) |
| KR (1) | KR950009741B1 (ja) |
| DE (1) | DE4232817B4 (ja) |
| TW (1) | TW229323B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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