KR950009741B1 - 반도체 메모리 셀의 제조방법 및 그 구조 - Google Patents

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내용 없음.

Description

반도체 메모리 셀의 제조방법 및 그 구조
제1도는 종래 기술의 반도체 설명 메모리 셀 제조방법, 셀의 구성 및 레이아웃을 도시한 도면.
제2도는 본 발명의 메모리 셀 제조방법, 구성 및 레이아웃을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화막
3 : 워드선 4 : CVD산화막
5 : 국부배선 6 : 폴리실리콘 플러그
7 : 비트선 8,81,83,84 : 절연막
9 : 캐패시터 스토리지노드 10 : 캐패시터 유전체막
11 : 캐패시터 플레이트 12 : 1차 금속배선막
13 : 소자영역 14 : 소자 격리영역
15 : 실리콘 질화막 16 : 플레이트와 1차 금속배선막의 콘택
17 : 2차 금속 배선막 44 : 산화막 사이드월
본 발명은 반도체 메모리 셀의 제조방법 및 구조에 관한 것으로, 특히 스택 캐패시터 셀의 유효 면적을 증가시키고, 메모리 셀과 주변회로부 사이의 단차를 감소시키므로 배선공정의 패터닝 마진을 많이 확보할 수 있도록 한 반도체 메모리 셀의 제조방법 및 구조에 관한 것이다.
종래의 메모리 셀의 제조방법 중, 예를들어 NEC의 COB(Capacitor-Over-Bit-Line)셀의 제조방법을 보면 첨부된 도면 제1도에 도시된 바와같다.
제1a,b,d도는 제1f도의 A-A'단면도이고, 제1c도는 제1f도의 B-B'단면도이다.
제1a도는 제1f도인 레이아웃의 A-A'단면의 일부를 보인 것으로, 폴리 실리콘 버퍼드(buffered) LOCOS법으로 직사각형의 소자영역을 형성한후 워드선(3)을 형성한다. 이어서 캐패시터의 베리드 콘택(51)을 열고 국부배선(5)을 형성한다.
계속해서 제1b도와 같이, 절연막(8)을 증착하고 비트선 콘택을 연후 도핑된 폴리실리콘 플러그(6)를 형성한다.
여기서 비트선(7)은 텅스텐 폴리사이드(Tungsten Polycide)로서 형성하고 패터닝한다.
제1c도는 제1f도의 B-B'선 단면의 일부를 도시한 것이다.
계속해서 제1c도와 같이, 층간절연막(81)을 형성하고 스토리지 노드(Storage node)(9)와 국부배선(5)과의 콘택을 연후 폴리실리콘으로 스토리지노드의 코어(Core)를 형성한다.
계속해서 HSG(Hemispherical-grain) 폴리실리콘을 형성한 다음, HSG폴리실리콘을 사진식각공정으로 에치백하여 스토리지노드(9)를 패터닝한다.
이어서 제1d도와 같이, 층간절연막(82)을 형성하고 1차 금속배선(55)을 형성하여 메모리 셀을 제조한다.
제1f도는 레이아웃이고 제1e도는 일부 사시도이다.
이와같은 방식으로 제조된 메모리 셀에서는 메모리 셀 하나당 일정한 축전용량을 확보하기 위하여 스토리지 노드의 높이를 4000Å이상으로 형성해야 하므로, 1차 금속 배선 형성전에 메모리 셀과 주변 회로부의 단차가 형성되고 이후 공정에 있어서 패터닝(Photolithography and Etch)의 오차가 증가하게 되는 문제점이 있다.
본 발명은 종래의 문제점을 해소하기 위하여, 베리드 콘택의 단차를 캐패시터의 유효면적을 증가시키도록 하고, 1차 금속배선층을 형성한 후에 캐패시터의 스토리지노드를 형성하므로 메모리 셀과 주변회로부 사이에 단차를 감소시킬 수 있도록 함으로써 금속배선층의 배선 형성공정의 가공 정밀도를 향상시킬 수 있게 한 것이다.
본 발명의 반도체 메모리 셀은 반도체 기판위에 형성되고, 메모리 셀에 정보를 기록하거나 읽어내기 위한 비트선과 연결된 1차 금속배선층과, 반도체기판과 1차 금속배선층위에 형성되고, 베리드 콘택홀을 가진 1차 절연막과, 베리드 코택홀과 연결되고 1차 절연막위에 형성된 캐패시터의 스토리지노드와, 캐패시터의 스토리지 노드위에 형성된 유전체막과, 유전체막위에 형성된 캐패시터의 플레이트전극과, 캐패시터의 플레이트전극위에 형성된 2차 절연막과, 2차 절연막위에 형성된 최종 금속배선층을 포함하여 이루어진다.
또, 반도체 메모리 셀의 제조방법으로는, 실리콘 기판상에 필드 산화막을 형성하여 소자영역과 필드영역을 구분한 다음, 비트선 콘택을 열고 도핑된 폴리실리콘을 증착하고, 에치백하여 콘택부에 폴리실리콘 플러그를 형성하며, 텅스텐 폴리사이드를 증착하고 패터닝하여 비트선을 형성하는 단계(a)와, 층간 절연막을 증착하여 평탄화시킨 후, 1차 금속 배선과 연결된 소자영역의 소오스, 드레인 또는 워드선 사이의 콘택을 열고 고융점 금속화합물을 데포지션하고 패터닝하여 금속배선을 형성하는 단계(b)와, 산화막을 증착하여 평탄화시킨 후 이들과 식각선택성이 큰 절연막을 증착시키는 단계(c)와, 캐패시터의 스토리지놀과 소자영역의 소오스 또는 드레인 사이를 연결할 베리드 콘택의 콘택홀을 열고, 산화막을 증착하여 증착 두께 이상으로 이방성 건식식각하여 베리드 콘택홀의 측벽을 따라 산화막 사이드월을 형성하는 단계(d)와, 폴리실리콘을 증착하고 패터닝하여 스토리지노드를 형성한 후, 상기 식각선택성이 큰 절연물을 습식식각으로 제거하고, 캐패시터 스토리지노드의 표면에 캐패시터 유전체막을 형성하는 단계(e)와, 플레이트 폴리실리콘을 데포지션하여 패터닝하고, 그 위에 절연막을 형성하고 2차 금속배선을 형상하는 단계(f)를 포함하여 이루어진다.
본 발명의 방법에서 또 하나의 특징은 단계(b)의 1차 금속배선 재료는 융점이 800℃이상인 고융점 금속이나 고융점 금속 화합물이라는 것이다.
또 다른 특징은 단계(f)에서, 1차 금속 배선막과 캐패시터의 플레이트전극과를 접속시킬 콘택홀을 연 후 캐패시터의 플레이트용 폴리실리콘을 데포지션하고 패터닝하여, 1차 금속 배선층과 캐패시터 플레이트전극의 콘택이 자기정합적으로 형성된다는 것이다.
전기한 본 발명의 목적과 그 이외의 관련된 발명의 목적과 특징들이 도면을 참조하면서 이하에서 설명하는 본 발명의 실시예 설명을 읽으면 더욱 명백하여질 것이다.
본 발명의 메모리 셀 제조방법의 일실시예를 첨부된 도면 제2도를 참조하여 설명하면 다음과 같다.
제2g도는 본 발명의 셀의 메모리 레이아웃을 도시한 것이고, 제2a∼f도까지는 본 발명의 제조공정을 설명하기 위한 공정도인데, 왼쪽에 있는 단면도는 제2g도에서 A-A'에 따라 취한 메모리셀의 일부단면도이고, 오른쪽에 있는 단면도는 주변회로에 있는 하나의 트렌지스터에 대한 단면도이다. 제2도에서도 제1도에서와 같은 기능을 하는 부분의 일부는 제1도에서의 부호와 같은 부호를 부여하였다.
제2g도에서 도면부호 13으로 가리키는 V자 모양이 소자영역(Active region)이고, 이 액트브영역 주의를 필드영역(14)이 둘러싸고 있다.
수직선으로 해치한 부분(7)이 비트선이고, 도트로 해치한 부분(3)이 워드선을 가리키고, 도면부호 9가 가리키는 사각형이 캐패시터의 스토리지노드이며, 사선으로 해치한 부분(12)이 1차 금속배선이다.
제조방법은 먼저 제2a도와 같이, 반도체기판상에 소자영역과 필드영역을 분리하는 필드 산화막을 형성한 후, 워드선(3) 및 트랜지스터의 소오스와 드레인영역 n을 형성한 다음, 비트선 콘택을 열고 도핑된 폴리실리콘(6)을 증착한다. 그리고 이 폴리실리콘을 에치백하여 비트선콘백부에 폴리실리콘 플러그(6a)을 형성한다.
그 다음에 텅스텐 폴리사이드를 증착하고 패터닝하여 비트선(7)을 형성하고, BPSG나 CVD산화막과 같은 층간 절연막(4)을 증착하고 평탄화한다.
이렇게 한후, 계속해서 제2b도와 같이, 1차 금속배선(12)과 연결될 소자영역의 소오스/드레인 또는 워드선 사이의 콘택을 열고, 메탈을 데포지션하고 패터닝하여 1차 금속배선(12)을 형성한다.
이때, 1차 금속 배선층의 재료를 융점이 800℃이상인 텅스텐(W)등의 고융점 금속이나 TiSi2층의 고융점 금속 화합물을 이용하여 캐패시터 형성시의 열 공정에 안정할 수 있도록 한다.
다음에 제2c도와 같이, 단층 혹은 적층 산화막(83)을 증착하여 평탄화한 후 이들과 식각 선택성(Etch Selectivity)이 큰 절연막(예를들면 실리콘 질화막(15)(Si3N4)을 증착한다.
계속해서 제2d도와 같이 스토리지노드와 접속될 소자영역의 드레인영역 위에 베리드 콘택을 열고, 산화막을 증착하고 증착두께 이상으로 이방성 건식 식각하여 베리드 콘택의 측벽을 따라 산화막 사이드월(44)이 형성되도록 한다.
이어서 제2e도와 같이, 그 위에 폴리 실리콘(9)을 증착하고 패터닝하여 스토리지노드(9a)를 형성한 후, 실리콘 질화막(15)을 습식식각으로 제거하고, 스토리지노드(9a)의 표면에 캐패시터 유전체막을 형성한다. 그리고 1차 금속 배선층위에 플레이트(11)의 콘택(16)이 형성될 부분에 사진식각공정으로 유전체막(10) 및 절연막(83)을 식각하여 콘택홀을 연다.
그후 제2f도와 같이, 플레이트 폴리실리콘을 증착하고 패터닝하여 캐패시터의 플레이트전극(11)을 형성한다. 이때 캐패시터의 플레이트전극(11)과 1차 금속 배선층(12)사이의 콘택이 자기정합적으로 동시에 형성된다.
그 위에 절연막(84)을 데포지션하고, 2차 금속 배선물질을 데포지션하고 2차 금속 배선층(17)을 패터닝한다.
캐패시터 형성시 캐패시터는 비트선(7) 및 1차 금속 배선층(12)과 최종 금속 배선층 사이에 놓이게 되는 데, 이때 최종 금속 배선층을 제외하고는 모든 금속 배선층을 캐패시터 형성 온도보다 융점이 높은 고융점 금속이나 금속 화합물 재료를 이용하고, 폴리실리콘은 도핑된 폴리실리콘을 사용한다.
이렇게 제조되는 스텍 캐패시터 셀의 레이아웃이 제2g도에 도시되어 있다.
이와같은 본 발명의 방법 및 구조를 사용하므로 베리드 콘택의 단차를 이용하여 캐패시터의 유효면적을 증가시킬 수 있으며, 1차 금속배선층을 형성한 후에 캐패시터 노드를 형성하므로 메모리 셀과 주변회로부 사이의 단차를 감소시킬 수 있으므로 1차 금속배선층을 위시하여 배선 형성공정의 가공 정밀도를 향상시킬 수 있다.

Claims (4)

  1. 정보를 저장하기 위한 캐패시터를 가진 반도체 메모리 셀에 있어서, 반도체 기판위에 형성되고, 메모리 셀에 정보를 기록하거나 읽어내기 위한 비트선과 연결된 1차 금속배선층과, 상기 반도체 기판과 상기 1차 금속배선층 위에 형성되고, 베리드 콘택홀을 가진 1차 절연막과, 상기 베리드 콘택홀과 연결되고 상기 1차 절연막 위에 형성된 캐패시터의 스토리지노드와, 상기 캐패시터의 스토리지노드 위에 형성된 유전체막과, 상기 유전체막 위에 형성된 캐패시터의 플레이트전극과, 상기 캐패시터의 플레이트전극위에 형성된 2차 절연막과, 상기 2차 절연막 위에 형성된 최종 금속배선층을 포함하여 이루어진 반도체 메모리 셀.
  2. 반도체 메모리 셀의 제조 방법에 있어서, 실리콘 기판상에 필드 산화막을 형성하여 소자영역과 필드영역을 구분한 다음, 비트선 콘택을 열과 도핑된 폴리실리콘을 증착하고, 에치백하여 콘택부에 폴리실리콘을 플러그를 형성하며, 텅스텐 폴리사이드를 증착하고 패터닝하여 비트선을 형성하는 단계(a)와, 층간 절연막을 증착하여 평탄화시킨 후, 1차 금속 배선과 연결된 소자영역의 소오스, 드레인 또는 워드선 사이의 콘택을 열고 고융점 금속화합물을 데포지션하고 패터닝하여 금속배선을 형성하는 단계(b)와, 산화막을 증착하여 평탄화시킨 후 이들과 식각선택성이 큰 절연막을 증착시키는 단계(c)와, 캐패시터의 스토리지놀와 소자영역의 소오스 또는 드레인 사이를 연결할 베리드 콘택의 콘택홀을 열고, 산화막을 증착하여 증착 두께 이상으로 이방성 건식식각으로 베리드 콘택홀의 측벽을 따라 산화막 사이드월을 형성하는 단계(d)와, 폴리실리콘을 증착하고 패터닝하여 스토리지노드를 형성한 후, 상기 식각선택성이 큰 절연물을 습식식각으로 제거하고, 캐패시터 스토리지노드의 표면에 캐패시터 유전체막을 형성하는 단계(e)와, 플레이트 폴리실리콘을 데포지션하고 패터닝하고, 그 위에 절연막을 형성하고 2차 금속 배선을 형성하는 단계(f)를 포함하여 이루어지는 반도체 메모리 셀의 제조방법.
  3. 제2항에 있어서, 단계(b)의 1차 금속배선 재료는 융점이 800℃이상인 고융점 금속이나 고융점 금속 화합물인 것을 특징으로 하는 반도체 메모리 셀의 제조방법.
  4. 제2항에 있어서, 상기 (f)단계에서 1차 배선막과 캐패시터의 플레이트전극과 접속시킬 콘택홀을 연 후 캐패시터의 플레이트용 폴리실리콘을 데포지션하고 패터닝하여, 1차 금속 배선층과 캐패시터 플레이트의 콘택이 자기 정합적으로 형성되도록 한 것을 특징으로 하는 캐패시터 제조방법.
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