KR100330714B1 - 반도체 장치의 매몰 콘택 구조 및 그 형성방법 - Google Patents

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Abstract

매몰 콘택홀과 그 상부 배선 간의 미스얼라인먼트 마진이 확보되는 반도체 장치의 매몰 콘택 구조 및 그 형성방법이 개시되어 있다. 상기 장치는 그 위에 형성된 반도체 소자를 갖는 반도체 기판, 기판의 상부에 형성된 제1 층간절연층, 제1 층간절연층을 관통하여 반도체 소자에 접속되는 제1 배선, 제1 배선 및 제1 층간절연층의 상부에 형성된 제2 층간절연층, 제2 층간절연층의 상부에 형성된 식각 저지층, 식각 저지층 및 제2 층간절연층을 관통하여 반도체 소자를 노출시키도록 형성된 매몰 콘택홀, 매몰 콘택홀의 내측벽들 상에 형성된 절연막 스페이서들, 매몰 콘택홀 및 식각 저지층의 상부에 형성되며 매몰 콘택홀을 통해 반도체 소자에 접속되는 제2 배선을 구비하며, 매몰 콘택홀과 제2 배선 간에 충분한 미스얼라인먼트 마진을 확보하도록 매몰 콘택홀의 최상부 입구가 수직 프로파일을 갖는다. 사진식각 공정시 매몰 콘택홀에 대한 미스얼라인먼트가 발생하여도 매몰 콘택홀의 최상부 입구에서 상부 배선이 비정상적으로 식각되는 문제가 발생하지 않는다.

Description

반도체 장치의 매몰 콘택 구조 및 그 형성방법{Buried contact structure and method of making the same in semiconductor device}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 캐패시터가 비트라인의 상부에 배치되는 COB(Capacitor Over Bit-line) 구조의 다이내믹 랜덤 억세스 메모리(DRAM) 셀을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
고집적 반도체 메모리 장치의 디자인 룰은 메가 비트(Mbit)-급 다이내믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 시대의 약 1㎛ 수준에서 기가 비트(Gbit)-급 DRAM에서는 약 0.15㎛ 수준으로 작아지고 있다. 이에 따라, 실리콘 기판에 대한 전기적인 접촉부인 콘택홀의 크기도 점차 축소되고 있으며, 수직 방향으로는 3차원 캐패시터 구조 등을 사용함에 따라 어스펙트비(aspect ratio)도 점점 높아지는 경향을 보이고 있다. 이러한 콘택홀 직경의 축소 및 높은 어스펙트비는 후속의 사진 공정에 큰 부담이 되고 있다. 디자인 룰은 공정 한계를 나타내는 인자가 되는데 딥-서브마이크론(deep submicron) 디자인 룰에서의 정렬 공차(alignment tolerance)는 소자의 치명적인 불량(failure)을 결정하는 주된 요인이 되고 있다.
특히, DRAM에서의 기술 변화는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔고, 그에 따라 초기의 평면 셀 캐패시터 구조에서 스택형 또는 트렌치형 캐패시터 구조로 변화되어 왔다. 한편, 스택형 캐패시터 구조에서도 실린더(cylinder)형 캐패시터 또는 핀(fin)형 캐패시터 등과 같이 유효 캐패시터 면적을 증대시킬 수 있는 구조로 기술 변화가 이루어져 오고 있다.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bit-line) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB 구조로 변경되었다. COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정의 마진에 관계없이 캐패시터를 형성하는 것이 가능하기 때문에 제한된 면적에서 셀의 캐패시턴스를 증대시키는데 우수한 장점을 갖는다. 즉, COB 구조는 캐패시터가 비트라인의 상부에 형성되므로, 스토리지 노드 전극의 크기(size)를 사진 공정의 한계까지 최대화시킬 수 있어 큰 용량의 캐패시턴스를 확보할 수 있다. 그러나, COB 구조에 의하면 소자 활성 영역과 스토리지 노드 전극을 접속시키기 위한 매몰 콘택홀의 어스펙트비가 커지고, 디자인-룰의 감소에 따라 스토리지 노드 전극과 매몰 콘택홀 간의 미스얼라인먼트 마진이 감소하게 된다. 따라서, 매몰 콘택홀은 낫오픈(not-open)이 발생하지 않을 크기만큼 줄이고 스토리지 노드는 이웃하는 스토리지 노드 간에 브리지가 발생하지 않을 영역만큼 늘여야만 스토리지 노드 전극과 매몰 콘택홀 간의 미스얼라인먼트 마진을 증대시킬 수 있다.
도 1 내지 도 4는 종래 방법에 의한 반도체 장치의 매몰 콘택 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)의 상부에 통상의 소자분리 공정으로 필드 산화막층(11)을 형성하여 기판(10)을 활성 영역과 필드 영역으로 구분한다. 이어서, 기판(10)의 상부에 워드라인 및 한 쌍의 소오스/드레인 영역을 구비한 MOS 트랜지스터(도시하지 않음)를 형성한다.
MOS 트랜지스터가 형성된 결과물의 상부에 산화막층(도시하지 않음)을 증착한 후, 사진식각 공정을 통해 산화막층을 식각하여 소오스 및 드레인 영역들을 각각 노출시키는 콘택홀(도시하지 않음)들을 형성한다. 결과물의 상부에 도프드-폴리실리콘층을 증착하고 이를 패터닝하여 소오스 및 드레인 영역들에 각각 접속되는 랜딩 패드(landing pad)(12)들을 형성한다. 랜딩 패드(12)는 후속 공정에서 형성되어질 비트라인 콘택홀과 매몰 콘택홀의 어스펙트비를 감소시키는 역할을 한다.
랜딩 패드(12)가 형성된 결과물의 상부에 제1 층간절연층(13)을 형성한 후, 사진식각 공정을 통해 제1 층간절연층(13)을 식각하여 드레인 영역 상에 형성된 랜딩 패드(12)를 노출시키는 비트라인 콘택홀(도시하지 않음)을 형성한다. 결과물의 상부에 도프드-폴리실리콘층(14), 텅스텐 실리사이드층(15) 및 캡핑층(도시하지 않음)을 순차적으로 적층한 후, 사진식각 공정을 통해 이 층들을 패터닝하여 폴리사이드 구조의 비트라인(16)을 형성한다.
비트라인(16)이 형성된 결과물의 상부에 제2 층간절연층(17)을 형성한 후, 그 상부에 고온 산화막(HTO)층(18)을 증착한다. 사진 공정을 통해 고온 산화막층(18)의 상부에 매몰 콘택홀 영역을 정의하도록 포토레지스트 패턴(19)을형성한다. 포토레지스트 패턴(19)을 마스크로 이용하여 고온 산화막층(18), 제2 층간절연층(17) 및 제1 층간절연층(13)을 식각하여 소오스 영역 상에 형성된 랜딩 패드(12)를 노출시키는 매몰 콘택홀(20)을 형성한다.
도 2를 참조하면, 에싱 및 스트립 공정으로 포토레지스트 패턴(19)을 제거한다. 결과물의 상부에 질화막을 증착한 후, 플라즈마 건식 식각에 의해 질화막을 에치백하여 매몰 콘택홀(20)의 내측벽 상에 질화막 스페이서(22)를 형성한다. 이때, 매몰 콘택홀(20)의 바닥 면이 완전히 오픈되도록 하기 위하여 과도 식각을 실시하게 되는데, 질화막과 산화막 간의 식각 선택비 부족으로 인하여 매몰 콘택홀(20)의 최상부 입구 부위에서 고온 산화막층(18)이 함께 식각되면서 질화막 스페이서(22)가 형성된다. 그 결과, 고온 산화막층(18)이 기울기(slope)를 갖게 되어(점선 부위 참조) 매몰 콘택홀(20)의 입구가 벌어진 모양이 된다.
도 3을 참조하면, 매몰 콘택홀(20)을 완전히 메우면서 일정 높이를 갖도록 도프드-폴리실리콘층(24)을 증착한다.
도 4를 참조하면, 사진 공정을 통해 폴리실리콘층(24)의 상부에 스토리지 노드 영역을 정의하도록 포토레지스트 패턴(25)을 형성한다. 포토레지스트 패턴(25)을 마스크로 이용하여 폴리실리콘층(24)을 플라즈마 건식 식각함으로써 매몰 콘택홀(20)을 거쳐 소오스 영역 상의 랜딩 패드(12)에 접속되는 스토리지 노드 전극(24a)을 형성한다.
상술한 종래 방법에 의하면, 스토리지 노드 전극용 폴리실리콘층을 패터닝하기 위한 사진식각 공정시 포토레지스트 패턴이 매몰 콘택홀에 대해 미스얼라인되어매몰 콘택홀의 최상부(top) 입구의 경사진 부위로 식각이 진행될 경우, 상기 경사진 부위에서 식각 이온들이 산란(scattering)되어 식각 방향이 휘어지게 된다. 그 결과, 매몰 콘택홀의 최상부 입구에서 스토리지 폴리실리콘층이 뜯겨져 나간 형상이 유발된다(도 4의 참조 부호 26). 이에 따라, 매몰 콘택홀을 메우고 있는 스토리지 폴리실리콘층이 매몰 콘택홀의 최상부 입구에서 잘록해져서 콘택 저항이 증가되며, 후속 공정에서 유전체층이 균일한 두께로 형성되지 못하여 도 4의 점선 부위에서 셀 캐패시턴스의 누설이 발생함으로써 소자의 동작 불량을 유발하게 된다.
이러한 문제는 디자인-룰의 감소로 스토리지 노드 전극과 매몰 콘택홀 간의 미스얼라인먼트 마진이 부족해질수록 더욱 심해지게 된다.
따라서, 본 발명의 목적은 매몰 콘택홀과 그 상부 배선 간에 충분한 미스얼라인먼트 마진이 보장될 수 있는 반도체 장치의 매몰 콘택홀 구조 및 그 제조 방법을 제공하는데 있다.
도 1 내지 도 4는 종래 방법에 의한 반도체 장치의 매몰 콘택 형성방법을 설명하기 위한 단면도들이다.
도 5 내지 도 10은 도 15의 A-A'선에 따른, 본 발명의 제1 실시예에 의한 반도체 장치의 매몰 콘택 형성방법을 설명하기 위한 단면도들이다.
도 11 내지 도 14는 도 15의 A-A'선에 따른, 본 발명의 제2 실시예에 의한 반도체 장치의 매몰 콘택 형성방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시예들이 적용된 DRAM 셀의 평면 레이아웃도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 105 : 활성 영역
110, 210 : 필드 산화막층 115 : 워드라인
120, 220 : 랜딩 패드 125 : 비트라인 콘택홀
130, 230 : 제1 층간절연층 140, 240 : 비트라인
150, 250 : 제2 층간절연층 160, 260 : 식각 저지층
170, 270 : 절연층 190, 290 : 매몰 콘택홀
192, 300 : 절연막 스페이서 194, 310, 320 : 도전층
194a, 320a : 스토리지 노드 전극
상기 목적을 달성하기 위하여 본 발명의 반도체 장치는 그 위에 형성된 반도체 소자를 갖는 반도체 기판; 상기 반도체 기판의 상부에 형성된 제1 층간절연층; 상기 제1 층간절연층을 관통하여 상기 반도체 소자에 접속되는 제1 배선(interconnection); 상기 제1 배선 및 상기 제1 층간절연층의 상부에 형성된제2 층간절연층; 상기 제2 층간절연층의 상부에 형성된 식각 저지층; 상기 식각 저지층 및 상기 제2 층간절연층을 관통하여 상기 반도체 소자를 노출시키도록 형성된 매몰 콘택홀; 상기 매몰 콘택홀의 내측벽들 상에 형성된 절연막 스페이서들; 상기 매몰 콘택홀 및 상기 식각 저지층의 상부에 형성되며, 상기 매몰 콘택홀을 통해 상기 반도체 소자에 접속되는 제2 배선을 구비하며, 상기 매몰 콘택홀과 상기 제2 배선 간에 충분한 미스얼라인먼트 마진을 확보하도록 상기 매몰 콘택홀의 최상부 입구가 수직 프로파일을 갖는다.
바람직하게는, 반도체 소자와 제1 층간절연층의 사이에 위치하고 반도체 소자에 접속되도록 반도체 기판의 표면에 대해 평행하게 소정 간격으로 형성된 한 쌍의 랜딩 패드를 더 구비한다. 이때, 제1 배선은 하나의 랜딩 패드에 접속되고 제2 배선은 다른 하나의 랜딩 패드에 접속된다.
바람직하게는, 식각 저지층의 상부에 형성되고 식각 저지층에 대해 습식 식각 선택비를 갖는 절연층을 더 구비하며, 매몰 콘택홀은 절연층까지 연장되어 형성된다.
바람직하게는, 매몰 콘택홀의 내부에 형성된 도전성 플러깅 바아를 더 구비하며, 제2 배선은 도전성 플러깅 바아에 직접 접속된다.
바람직하게는, 반도체 소자는 DRAM 셀이고, 제1 배선은 비트라인이며, 제2 배선은 캐패시터의 스토리지 노드 전극이다.
상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법은, 그 위에 형성된 반도체 소자를 갖는 반도체 기판의 상부에 제1 층간절연층을 증착하는 단계; 상기 제1 층간절연층의 상부에 상기 제1 층간절연층을 관통하여 상기 반도체 소자에 접속되는 제1 배선을 형성하는 단계; 상기 결과물의 상부에 제2 층간절연층을 증착하는 단계; 상기 제2 층간절연층의 상부에 식각 저지층을 증착하는 단계; 상기 식각 저지층의 상부에 상기 식각 저지층에 대해 습식 식각 선택비를 갖는 절연층을 증착하는 단계; 상기 절연층, 상기 식각 저지층 및 상기 제2 층간절연층을 식각하여 상기 반도체 소자를 노출시키는 매몰 콘택홀을 형성하는 단계; 상기 매몰 콘택홀의 내측벽들 상에 절연막 스페이서들을 형성하는 단계; 상기 절연층을 습식 식각하는 단계; 그리고 상기 결과물의 상부에 도전층을 증착하고, 상기 도전층을 패터닝하여 상기 매몰 콘택홀을 통해 상기 반도체 소자에 접속되는 제2 배선을 형성하는 단계를 구비한다.
바람직하게는, 제1 층간절연층을 증착하는 단계 전에, 반도체 소자에 접속되도록 반도체 기판의 상부에 소정 간격으로 한 쌍의 랜딩 패드를 형성하는 단계를 더 구비한다.
바람직하게는, 절연층을 습식 식각하는 단계에서 절연층의 일부분만 제거하거나 절연층을 완전히 제거한다.
상기 목적을 달성하기 위하여 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법은, 그 위에 형성된 반도체 소자를 갖는 반도체 기판의 상부에 제1 층간절연층을 증착하는 단계; 상기 제1 층간절연층의 상부에 상기 제1 층간절연층을 관통하여 상기 반도체 소자에 접속되는 제1 배선을 형성하는 단계; 상기 결과물의 상부에 제2 층간절연층을 증착하는 단계; 상기 제2 층간절연층의 상부에 식각 저지층을 증착하는 단계; 상기 식각 저지층의 상부에 상기 식각 저지층에 대해 습식 식각 선택비를 갖는 절연층을 증착하는 단계; 상기 절연층, 상기 식각 저지층 및 상기 제2 층간절연층을 식각하여 상기 반도체 소자를 노출시키는 매몰 콘택홀을 형성하는 단계; 상기 매몰 콘택홀의 내측벽들 상에 절연막 스페이서들을 형성하는 단계; 상기 결과물의 상부에 제1 도전층을 증착하고, 상기 절연층의 표면이 노출될 때까지 상기 제1 도전층을 제거하여 상기 매몰 콘택홀의 내부에 플러깅 바아를 형성하는 단계; 상기 절연층을 습식 식각하는 단계; 그리고 상기 결과물의 상부에 제2 도전층을 증착하고, 상기 제2 도전층을 패터닝하여 상기 플러깅 바아에 직접 접속되는 제2 배선을 형성하는 단계를 구비한다.
바람직하게는, 제1 도전층은 매몰 콘택홀을 충분히 메울 수 있을 정도의 두께로 증착하고, 제2 도전층의 도핑 농도보다 높은 도핑 농도를 갖는다.
본 발명에 의하면, 매몰 콘택홀의 최상부 입구가 수직 프로파일을 갖도록 형성한다. 따라서, 스토리지 노드 전극의 패터닝을 위한 사진식각 공정시 매몰 콘택홀에 대한 미스얼라인먼트가 발생하여도 매몰 콘택홀의 최상부 입구에서 스토리지 노드 전극이 비정상적으로 식각되는 문제가 발생하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 5 내지 도 10은 도 15의 A-A'선에 따른, 본 발명의 제1 실시예에 의한 반도체 장치의 매몰 콘택 형성방법을 설명하기 위한 단면도들이다. 도 15는 본 발명의 실시예들이 적용된 DRAM 셀의 평면 레이아웃도로서, 편의상 랜딩 패드들은 도시하지 않았다.
도 5는 매몰 콘택홀(190)을 형성하는 단계를 도시한다. 반도체 기판(100)의 상부에 통상의 소자분리 공정, 예컨대 개량된 실리콘 부분 산화(LOCOS) 공정이나 얕은 트렌치 소자분리(shallow trench isolation) 공정으로 필드 산화막층(110)을 형성하여 기판(100)을 활성 영역(도 15의 참조 부호 105)과 필드 영역으로 구분한다. 이어서, 기판(100)의 상부에 워드라인(도 15의 참조 부호 115)으로 제공되는 MOS 트랜지스터의 게이트 전극을 형성한다. 바람직하게는, 워드라인(115)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성된다. 워드라인(115)은 산화막이나 질화막으로 캡핑되며, 그 측벽에 산화막이나 질화막으로 이루어진 스페이서가 형성된다. 이어서, 워드라인(115)을 마스크로 이용하여 불순물을 이온주입함으로써 활성 영역(105)의 표면에 MOS 트랜지스터의 소오스 및 드레인 영역들을 형성한다.
결과물의 상부에 워드라인(115)이 충분히 피복될 수 있을 정도의 두께로 산화막층(도시하지 않음)을 증착한 후, 사진식각 공정으로 산화막층을 식각하여 MOS 트랜지스터의 소오스 및 드레인 영역들을 각각 노출시키는 콘택홀들을 형성한다. 결과물의 상부에 도프드 폴리실리콘막을 약 1000Å의 두께로 증착하고 이를 패터닝하여 소오스 및 드레인 영역들에 각각 접속되는 랜딩 패드들(120)을 형성한다. 랜딩 패드(120)는 드레인 영역과 비트라인을 접속시키기 위한 비트라인 콘택홀 및 소오스 영역과 스토리지 노드 전극을 접속시키기 위한 매몰 콘택홀의 어스펙트비를 감소시키는 역할을 한다.
랜딩 패드(120)가 형성된 결과물의 상부에 평탄화 특성이 우수한 BPSG(borophosphosilicate glass) 또는 USG(undoped silicate glass)를 약 2000∼8000Å의 두께로 증착하여 제1 층간절연층(130)을 형성한다. 이어서, 제1 층간절연층(130)을 리플로우 공정, 에치백 공정 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 평탄화시킨다.
사진식각 공정을 통해 제1 층간절연층(130)을 식각하여 드레인 영역 상에 형성된 랜딩 패드를 노출시키는 비트라인 콘택홀(도 15의 참조 부호 125)을 형성한다. 결과물의 상부에 제1배선, 예를 들면, 도프드-폴리실리콘층(132)을 약 1000Å의 두께로 증착하고 그 상부에 텅스텐 실리사이드층(134)을 약 1500Å의 두께로 증착한 후, 사진식각 공정을 통해 이 층들을 패터닝하여 폴리사이드 구조의 비트라인(140)을 형성한다. 바람직하게는, 비트라인(140)은 산화막층이나 질화막층으로 캡핑된다. 따라서, 상기 드레인 영역 상에 형성된 랜딘 패드와 상기 제1배선, 즉, 비트라인(140)이 접속된다.
비트라인(140)이 형성된 결과물의 상부에 BPSG 또는 USG를 증착하여 제2 층간절연층(150)을 형성한다. 이어서, 제2 층간절연층(150)을 화학 기계적 연마(CMP) 공정으로 비트라인(140)의 상부에서 약 2000Å의 두께로 남아있을 때까지 연마하여 그 표면을 평탄화시킨다.
제2 층간절연층(150)의 상부에 질화막을 약 50∼150Å의 두께로 증착하여 식각 저지층(160)을 형성한 후, 그 상부에 임의의 습식 식각 공정에 대해 질화막과의 선택비를 갖는 물질, 예컨대 산화막을 약 500∼3000Å의 두께로 증착하여절연층(170)을 형성한다. 바람직하게는, 절연층(170)은 습식 식각율이 높은 저온 산화막(LTO), PE-SiH4또는 TEOS(tetraethoxysilane) 계열의 산화막으로 형성한다. 절연층(170)은 후속하는 절연막 스페이서의 형성시 함께 식각되어 기울기를 갖게 되는 것을 고려하여 그 두께를 결정한다.
이어서, 사진 공정을 통해 절연층(170)의 상부에 매몰 콘택홀 영역을 정의하도록 포토레지스트 패턴(180)을 형성한다. 포토레지스트 패턴(180)을 마스크로 이용하여 절연층(170), 식각 저지층(160), 제2 층간절연층(150) 및 제1 층간절연층(130)을 식각하여 소오스 영역 상에 형성된 랜딩 패드(120)를 노출시키는 매몰 콘택홀(190)을 형성한다.
도 6은 절연막 스페이서(192)를 형성하는 단계를 도시한다. 상술한 바와 같이 매몰 콘택홀(190)을 형성한 후, 에싱 및 스트립 공정으로 포토레지스트 패턴(180)을 제거한다. 결과물의 상부에 질화막과 같은 절연막을 약 200∼300Å의 두께로 증착하고 이를 플라즈마 건식 식각으로 에치백하여 매몰 콘택홀(190)의 내측벽들 상에 절연막 스페이서들(192)을 형성한다. 이때, 매몰 콘택홀(190)의 바닥 면이 완전히 오픈되도록 절연막을 과도 식각하게 되는데, 건식 식각에 대한 질화막과 산화막 간의 선택비 부족으로 인하여 매몰 콘택홀(190)의 최상부 입구 부위에서 절연층(170)이 함께 식각되면서 절연막 스페이서(192)가 형성된다. 그 결과, 절연층(170)이 기울기를 갖게 되어 매몰 콘택홀(190)의 입구가 벌어진 모양이 된다. 또한, 절연막 스페이서(192)는 그 식각 특성상 매몰 콘택홀(190)의 최상부 입구보다 아래쪽으로 형성된다.
도 7을 참조하면, 매몰 콘택홀(190)의 최상부 입구의 경사진 부위를 제거하기 위하여 절연층(170)을 불산(Hydrofluoric Acid; HF), SC-1 (Standard Cleaning; NH4OH와 H2O2및 H2O가 1:4:20의 비로 혼합된 유기물), BOE(Buffered Oxide Etchant) 등과 같은 에천트로 습식 식각한다. 이때, 절연층(170)을 완전히 제거할 수도 있고, 일정 두께의 절연층(170)을 남길 수도 있다. 즉, 절연층(170)의 식각량은 절연막 스페이서(192)의 형성 조건에 따라 결정하는 것이 바람직하다. 상술한 습식 식각 공정에 의해 매몰 콘택홀(190)의 최상부 입구가 수직 프로파일을 갖게 되고, 후속하는 스토리지 노드 전극의 형성을 위한 사진식각 공정시 매몰 콘택홀(190)에 대한 충분한 미스얼라인먼트 마진을 확보할 수 있다.
도 8을 참조하면, 매몰 콘택홀(190)을 완전히 메우면서 일정 높이를 갖도록 도프드-폴리실리콘막과 같은 도전층(194)을 증착한다. 바람직하게는, 도전층(194)은 셀 캐패시턴스를 고려하여 약 5000Å 이상의 두께로 증착한다.
도 9를 참조하면, 사진 공정을 통해 도전층(194)의 상부에 스토리지 노드 영역을 정의하도록 포토레지스트 패턴(196)을 형성한다. 이어서, 포토레지스트 패턴(196)을 마스크로 이용하여 제2배선을 형성하기 위하여 도전층(194)을 플라즈마 건식 식각한다. 이때, 포토레지스트 패턴(196)이 매몰 콘택홀(190)에 대해 미스얼라인되더라도 매몰 콘택홀(190)의 최상부 입구가 수직 프로파일을 갖고 있으므로 도전층(194)이 비정상적으로 식각되는 문제가 발생하지 않는다.
도 10을 참조하면, 에싱 및 스트립 공정으로 포토레지스트 패턴(196)을 제거한다. 그 결과, 매몰 콘택홀(190)을 거쳐 소오스 영역 상의 랜딩 패드(120)에 접속되는 제2배선, 즉, 캐패시터의 스토리지 노드 전극(194a)이 형성된다.
이어서, 도시하지는 않았으나, 스토리지 노드 전극(194a)의 상부에 유전체층 및 플레이트 전극을 순차적으로 적층하여 캐패시터를 형성한다.
도 11 내지 도 14는 도 15의 A-A'선에 따른, 본 발명의 제2 실시예에 의한 반도체 장치의 매몰 콘택 형성방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 상술한 본 발명의 제1 실시예와 동일한 방법으로 랜딩 패드(220), 제1 층간절연층(230), 비트라인(240), 제2 층간절연층(250), 식각 저지층(260) 및 절연층(270)을 형성한다. 이어서, 절연층(270), 식각 저지층(260), 제2 층간절연층(250) 및 제1 층간절연층(230)을 식각하여 MOS 트랜지스터의 소오스 영역 상에 형성된 랜딩 패드(220)를 노출시키는 매몰 콘택홀(290)을 형성한다.
결과물의 상부에 질화막과 같은 절연막을 약 200∼300Å의 두께로 증착하고 이를 플라즈마 건식 식각으로 에치백하여 매몰 콘택홀(290)의 내측벽들 상에 절연막 스페이서들(300)을 형성한다. 이때, 건식 식각에 대한 질화막과 산화막 간의 선택비 부족으로 인하여 절연층(270)이 기울기를 갖게 되어 매몰 콘택홀(290)의 입구가 벌어진 모양이 된다. 또한, 절연막 스페이서(300)는 그 식각 특성상 매몰 콘택홀(290)의 최상부 입구보다 아래쪽으로 형성된다.
결과물의 상부에 매몰 콘택홀(290)을 완전히 메울 수 있을 정도의 두께로 도프드-폴리실리콘막과 같은 제1 도전층(310)을 증착한다. 이어서, 에치백 또는 화학 기계적 연마(CMP)에 의해 절연층(270)의 상부 표면이 노출될 때까지 제1 도전층을제거하여 매몰 콘택홀(290)의 내부에만 제1 도전층으로 이루어진 플러깅 바아(310)를 남긴다. 반도체 장치의 집적도 증가에 따라 매몰 콘택홀(290)의 크기가 감소하여 콘택 저항이 증가하는 것을 고려하여, 제1 도전층으로 이루어진 플러깅 바아(310)는 후속 공정에서 형성되어질 제2 도전층보다 고농도의 도프드 폴리실리콘막으로 형성하는 것이 바람직하다. 예를 들어, 스토리지 노드 전극의 표면에 반구형 결정입자(hemispherical grain; HSG)들을 성장시켜 유효 캐패시터 면적을 증가시키고자 할 경우, 스토리지 노드 전극의 도핑 농도가 높아지면 HSG의 성장이 방해되는 발드 디펙(bald defect)이 발생하게 된다. 따라서, 1E20 atoms/㎤ 이상의 고농도로 도핑된 제1 도전층으로 플러깅 바아(310)를 형성한 후 제1 도전층의 도핑 농도보다 낮은 농도로 도핑된 제2 도전층을 증착하여 스토리지 노드 전극을 형성하게 되면, 콘택 저항을 감소시키면서 원하는 셀 캐패시턴스를 얻을 수 있다.
도 12를 참조하면, 절연층(270)을 HF, SC-1, BOE 등의 에천트를 이용하여 습식 식각한다. 이때, 절연층(270)을 완전히 제거할 수도 있고, 일정 두께의 절연층(270)을 남길 수도 있다. 즉, 절연층(270)의 식각량은 절연막 스페이서(300)의 형성 조건에 따라 결정하는 것이 바람직하다. 상술한 절연층(270)의 습식 식각에 의해 매몰 콘택홀(290)의 최상부 입구의 경사진 부위가 제거된다.
도 13을 참조하면, 결과물의 상부에 도프드-폴리실리콘막과 같은 제2 도전층(320)을 셀 캐패시턴스를 고려하여 약 5000Å 이상의 두께로 증착한다. 이때, 제2 도전층(320)은 플러깅 바아(310)와 동일한 도전 물질로 형성되며, 플러깅 바아(310)들 사이의 갭(gap)을 완전히 채우면서 증착된다.
도 14를 참조하면, 사진식각 공정으로 제2 도전층(320) 및 플러깅 바아(310)를 패터닝하여 캐패시터의 스토리지 노드 전극(320a)을 형성한다. 이때, 상술한 절연층(270)의 습식 식각 공정에 의해 매몰 콘택홀(290)의 최상부 입구가 수직 프로파일을 갖고 있으므로, 스토리지 노드 전극(320a)을 형성하기 위한 사진식각 공정시 포토마스크가 매몰 콘택홀(290)에 대해 미스얼라인되더라도 매몰 콘택홀(290)의 최상부 입구에서 스토리지 노드 전극(320a)이 비정상적으로 식각되는 문제가 발생하지 않는다.
상술한 실시예들은 스토리지 노드 전극이 비트라인의 상부에 형성되는 COB 구조를 예시한다. 그러나, 본 발명은 비트라인이 스토리지 노드 전극의 상부에 형성되는 CUB 구조에도 유사하게 적용할 수 있다. 또한, 본 발명은 DRAM 장치 이외에도 높은 어스펙트비를 갖는 콘택홀을 형성하는 단계가 요구되는 다른 반도체 장치에도 효과적이다.
상술한 바와 같이 본 발명에 의하면, 매몰 콘택홀의 최상부 입구가 수직 프로파일을 갖도록 형성한다. 따라서, 스토리지 노드 전극을 패터닝하기 위한 사진식각 공정시 매몰 콘택홀에 대한 미스얼라인먼트가 발생하여도 매몰 콘택홀의 최상부 입구에서 스토리지 노드 전극이 비정상적으로 식각되는 문제가 발생하지 않는다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 그 위에 형성된 반도체 소자를 갖는 반도체 기판;
    상기 반도체 기판의 상부에 형성된 제1 층간절연층;
    상기 제1 층간절연층을 관통하여 상기 반도체 소자에 접속되는 제1 배선;
    상기 제1 배선 및 상기 제1 층간절연층의 상부에 형성된 제2 층간절연층;
    상기 제2 층간절연층의 상부에 형성된 식각 저지층;
    상기 식각 저지층 및 상기 제2 층간절연층을 관통하여 상기 반도체 소자를 노출시키도록 형성된 매몰 콘택홀;
    상기 매몰 콘택홀의 내측벽들 상에 형성된 절연막 스페이서들;
    상기 매몰 콘택홀 및 상기 식각 저지층의 상부에 형성되며, 상기 매몰 콘택홀을 통해 상기 반도체 소자에 접속되는 제2 배선을 구비하며,
    상기 매몰 콘택홀과 상기 제2 배선 간에 충분한 미스얼라인먼트 마진을 확보하도록 상기 매몰 콘택홀의 최상부 입구가 수직 프로파일을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 소자와 상기 제1 층간절연층의 사이에 위치하고 상기 반도체 소자에 접속되도록 상기 반도체 기판의 표면에 대해 평행하게 소정 간격으로 형성된 한 쌍의 랜딩 패드를 더 구비하며,
    상기 제1 배선은 하나의 랜딩 패드에 접속되고 상기 제2 배선은 다른 하나의 랜딩 패드에 접속되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 식각 저지층의 상부에 형성되고 상기 식각 저지층에 대해 습식 식각 선택비를 갖는 절연층을 더 구비하며, 상기 매몰 콘택홀은 상기 절연층까지 연장되어 형성된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 매몰 콘택홀의 내부에 형성된 도전성 플러깅 바아를 더 구비하며, 상기 제2 배선은 상기 도전성 플러깅 바아에 직접 접속되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체 소자는 DRAM 셀이고, 상기 제1 배선은 비트라인이며, 상기 제2 배선은 캐패시터의 스토리지 노드 전극인 것을 특징으로 하는 반도체 장치.
  6. 그 위에 형성된 반도체 소자를 갖는 반도체 기판의 상부에 제1 층간절연층을 증착하는 단계;
    상기 제1 층간절연층의 상부에 상기 제1 층간절연층을 관통하여 상기 반도체 소자에 접속되는 제1 배선을 형성하는 단계;
    상기 결과물의 상부에 제2 층간절연층을 증착하는 단계;
    상기 제2 층간절연층의 상부에 식각 저지층을 증착하는 단계;
    상기 식각 저지층의 상부에 상기 식각 저지층에 대해 습식 식각 선택비를 갖는 절연층을 증착하는 단계;
    상기 절연층, 상기 식각 저지층 및 상기 제2 층간절연층을 식각하여 상기 반도체 소자를 노출시키는 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀의 내측벽들 상에 절연막 스페이서들을 형성하는 단계;
    상기 절연층을 습식 식각하여 상기 매몰 콘택홀의 최상부 입구가 수직 프로파일을 갖도록 하는 단계; 그리고
    상기 결과물의 상부에 도전층을 증착하고, 상기 도전층을 패터닝하여 상기 매몰 콘택홀을 통해 상기 반도체 소자에 접속되는 제2 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제1 층간절연층을 증착하는 단계 전에, 상기 반도체 소자에 접속되도록 상기 반도체 기판의 상부에 소정 간격으로 한 쌍의 랜딩 패드를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서, 상기 절연층을 습식 식각하는 단계에서 상기 절연층의 일부분만 제거하거나 상기 절연층을 완전히 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 식각 저지층은 질화막으로 형성하고 상기 절연층은 높은 습식 식각율을 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제6항에 있어서, 상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서, 상기 제1 배선은 비트라인을 형성하고 상기 제2 배선은 캐패시터의 스토리지 노드 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 그 위에 형성된 반도체 소자를 갖는 반도체 기판의 상부에 제1 층간절연층을 증착하는 단계;
    상기 제1 층간절연층의 상부에 상기 제1 층간절연층을 관통하여 상기 반도체 소자에 접속되는 제1 배선을 형성하는 단계;
    상기 결과물의 상부에 제2 층간절연층을 증착하는 단계;
    상기 제2 층간절연층의 상부에 식각 저지층을 증착하는 단계;
    상기 식각 저지층의 상부에 상기 식각 저지층에 대해 습식 식각 선택비를 갖는 절연층을 증착하는 단계;
    상기 절연층, 상기 식각 저지층 및 상기 제2 층간절연층을 식각하여 상기 반도체 소자를 노출시키는 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀의 내측벽들 상에 절연막 스페이서들을 형성하는 단계;
    상기 결과물의 상부에 제1 도전층을 증착하고, 상기 절연층의 표면이 노출될 때까지 상기 제1 도전층을 제거하여 상기 매몰 콘택홀의 내부에 플러깅 바아를 형성하는 단계;
    상기 절연층을 습식 식각하는 단계; 그리고
    상기 결과물의 상부에 제2 도전층을 증착하고, 상기 제2 도전층을 패터닝하여 상기 플러깅 바아에 직접 접속되는 제2 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 층간절연층을 증착하는 단계 전에, 상기 반도체 소자에 접속되도록 상기 반도체 기판의 상부에 소정 간격으로 한 쌍의 랜딩 패드를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 절연층을 습식 식각하는 단계에서 상기 절연층의 일부분만 제거하거나 상기 절연층을 완전히 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서, 상기 식각 저지층은 질화막으로 형성하고 상기 절연층은 높은 습식 식각율을 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제12항에 있어서, 상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12항에 있어서, 상기 제1 도전층은 상기 매몰 콘택홀을 충분히 메울 수 있을 정도의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제12항에 있어서, 상기 매몰 콘택홀의 내부에 플러깅 바아를 형성하기 위해 상기 절연층의 표면이 노출될 때까지 상기 제1 도전층을 제거하는 단계는 에치백 또는 화학 기계적 연마(CMP) 공정에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제12항에 있어서, 상기 제1 도전층은 상기 제2 도전층의 도핑 농도보다 높은 도핑 농도를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제12항에 있어서, 상기 제1 배선은 비트라인을 형성하고 상기 제2 배선은 캐패시터의 스토리지 노드 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 활성 영역과 워드라인이 형성되어 있는 반도체 기판의 상부에 상기 워드라인 사이의 상기 활성 영역에 접속되는 한 쌍의 랜딩 패드를 형성하는 단계;
    상기 결과물의 상부에 제1 층간절연층을 증착하는 단계;
    상기 제1 층간절연층의 상부에 상기 제1 층간절연층을 관통하여 하나의 랜딩 패드에 접속되는 비트라인을 형성하는 단계;
    상기 결과물의 상부에 제2 층간절연층을 증착하는 단계;
    상기 제2 층간절연층의 상부에 식각 저지층을 증착하는 단계;
    상기 식각 저지층의 상부에 상기 식각 저지층에 대해 습식 식각 선택비를 갖는 절연층을 증착하는 단계;
    상기 절연층, 상기 식각 저지층 및 상기 제2 층간절연층을 식각하여 다른 하나의 랜딩 패드를 노출시키는 매몰 콘택홀을 형성하는 단계;
    상기 매몰 콘택홀의 내측벽들 상에 절연막 스페이서들을 형성하는 단계;
    상기 절연층을 습식 식각하는 단계; 그리고
    상기 결과물의 상부에 도전층을 증착하고, 상기 도전층을 패터닝하여 상기 매몰 콘택홀을 통해 상기 다른 하나의 랜딩 패드에 접속되는 캐패시터의 스토리지 노드 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 다이내믹 랜덤 억세스 메모리(DRAM) 장치의 제조 방법.
  22. 제21항에 있어서, 상기 절연층을 습식 식각하는 단계에서 상기 절연층의 일부분만 제거하거나 상기 절연층을 완전히 제거하는 것을 특징으로 하는 DRAM 장치의 제조 방법.
  23. 제21항에 있어서, 상기 절연층을 습식 식각하는 단계 전에, 상기 매몰 콘택홀의 내부에 도전성 플러깅 바아를 형성하는 단계를 더 구비하는 것을 특징으로 하는 DRAM 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264392B2 (en) 2019-06-21 2022-03-01 Samsung Electronics Co., Ltd. Semiconductor devices
US11631677B2 (en) 2020-12-01 2023-04-18 Samsung Electronics Co., Ltd. Semiconductor memory device using different crystallinities in storage node contact and a method of manufacturing the same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557997B1 (ko) * 2003-01-29 2006-03-06 삼성전자주식회사 랜딩 패드를 포함하는 반도체 장치의 제조방법
CN1324688C (zh) * 2004-06-28 2007-07-04 中芯国际集成电路制造(上海)有限公司 用于形成集成堆栈电容器的方法
US7521804B2 (en) * 2005-02-03 2009-04-21 Samsung Electronics Co., Ltd. Semiconductor device preventing electrical short and method of manufacturing the same
KR100577542B1 (ko) * 2005-03-11 2006-05-10 삼성전자주식회사 매몰콘택 플러그를 갖는 반도체소자의 제조방법
KR100660880B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법
JP2007241727A (ja) * 2006-03-09 2007-09-20 Toshiba Corp 半導体メモリカード
KR100819001B1 (ko) * 2006-10-23 2008-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7928577B2 (en) * 2008-07-16 2011-04-19 Micron Technology, Inc. Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same
KR100985409B1 (ko) * 2008-08-29 2010-10-06 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조 방법
US9230854B2 (en) * 2013-04-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102038091B1 (ko) 2013-10-07 2019-10-30 삼성전자 주식회사 반도체 소자 제조방법
KR20150055469A (ko) 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR20200074659A (ko) * 2018-12-17 2020-06-25 삼성전자주식회사 집적회로 소자
KR20230024515A (ko) * 2021-08-12 2023-02-21 삼성전자주식회사 베리드 컨택을 포함하는 반도체 장치 및 이의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009741B1 (ko) * 1991-10-10 1995-08-26 금성일렉트론주식회사 반도체 메모리 셀의 제조방법 및 그 구조
JP2907122B2 (ja) * 1996-05-30 1999-06-21 日本電気株式会社 半導体記憶装置の製造方法
US6037246A (en) * 1996-09-17 2000-03-14 Motorola Inc. Method of making a contact structure
JP2000082750A (ja) * 1998-07-10 2000-03-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100287179B1 (ko) * 1998-09-04 2001-04-16 윤종용 비트라인를포함하는반도체장치및그제조방법
US6020236A (en) * 1999-02-25 2000-02-01 Semiconductor Manufacturing Company Method to form capacitance node contacts with improved isolation in a DRAM process
US6187624B1 (en) * 1999-06-04 2001-02-13 Taiwan Semiconductor Manufacturing Company Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device
TW444395B (en) * 1999-07-27 2001-07-01 Taiwan Semiconductor Mfg Processing method to planarize the crown capacitor device
US20020098673A1 (en) * 2001-01-19 2002-07-25 Ming-Shi Yeh Method for fabricating metal interconnects

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11264392B2 (en) 2019-06-21 2022-03-01 Samsung Electronics Co., Ltd. Semiconductor devices
US11678478B2 (en) 2019-06-21 2023-06-13 Samsung Electronics Co., Ltd. Semiconductor devices
US11968824B2 (en) 2019-06-21 2024-04-23 Samsung Electronics Co., Ltd. Semiconductor memory devices
US11631677B2 (en) 2020-12-01 2023-04-18 Samsung Electronics Co., Ltd. Semiconductor memory device using different crystallinities in storage node contact and a method of manufacturing the same

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