CN1324688C - 用于形成集成堆栈电容器的方法 - Google Patents

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Abstract

本发明公开了一种集成电路器件结构(及方法)。该结构包括包含表面的衬底。第一掺杂多晶硅内衬被定义在形成在耦合到衬底表面上的第一插塞上的第一沟槽区域中，第二掺杂多晶硅内衬被定义在形成在耦合到衬底表面上的第二插塞上的第二沟槽区域中。第一与第二沟槽区域被预定尺寸隔离。该结构还具有第一和第二粗糙多晶硅材料，第一粗糙多晶硅材料位于第一沟槽区域之中的第一掺杂多晶硅材料的表面上，第二粗糙多晶硅材料位于第二沟槽区域之中的第二掺杂多晶硅材料的表面上。第一和第二粗糙多晶硅材料不存在电接触的可能性。有机材料被完全放置在第一和第二掺杂多晶硅内衬之中，以保护位于第一和第二掺杂多晶硅内衬的相应表面之上的第一和第二粗糙多晶硅材料。

Description

用于形成集成堆栈电容器的方法
技术领域
本发明涉及集成电路以及其用于半导体器件制造的处理。更具体地，本发明提供了用于制造通常称为DRAM的动态随机存取存储器的堆栈电容器的方法和器件，但是，应该认识到本发明具有更加广泛的可应用性。例如，本发明可以应用于具有堆栈电容器设计的其他器件。
背景技术
集成电路已经从制造在单个硅芯片上的少数的互连器件发展到数百万个器件。传统的集成电路具有的性能和复杂度已远远超过了当初的想象。为了实现复杂度和电路密度(即，能够被制造到给定芯片面积上的器件的数量)的提高，对于每一代集成电路，最小器件特征的尺寸(也被称为器件“几何”)变得越来越小。
不断增长中的电路密度已不仅提高了集成电路的复杂度和性能，而且也为客户提供了更便宜的部件。一套集成电路或芯片制造设备可能花费成百上千万，甚至十几亿美元。每套制造设备有一定的晶圆产出量，并且在每片晶圆上将会有一定数量的集成电路。因此，通过使集成电路的个体器件更小，更多的器件可以被制作在一片晶圆上，这样就可以增加制造设备的产量。要使器件更小是很有挑战性的，因为集成电路制造中的每一种工艺都存在一个极限。那也就是说，通常一种给定的工艺只能处理到某一特定的特征尺寸，这样不是加工方法就是器件的布局需要被改变。此外，因为器件要求越来越迅速的设计，所以工艺限制伴随着某些传统的工艺和材料而存在。
这样的工艺的示例是用于存储器件的电容器结构的制造。这样的电容器结构除了其他的之外，包括沟槽式电容器设计和堆栈电容器设计。虽然已经有了明显的提高，但是这样的设计仍然具有很多限制。仅仅作为示例，这些设计必须变得越来越小，但是仍然需要大的电压存储要求。此外，这样的电容器设计常常难以制造，并通常要求复杂的制造工艺和结构，这导致低效率并可能导致低产率。在本说明书的下文中，将详细并更具体地描述这些和其他的限制。
从上面可以看出，用于处理半导体器件的改进技术是人们所希望的。
发明内容
根据本发明，提供了包括用于制造半导体器件的方法的技术。更具体地，本发明提供了用于制造通常称为DRAM的动态随机存取存储器的堆栈电容器的方法和器件，但是，应该认识到本发明具有更加广泛的可应用性。例如，本发明可以应用于具有堆栈电容器设计的其他器件。
在具体的实施例中，本发明提供了一种形成半导体集成电路存储器器件的方法。该方法包括在电介质材料中形成第一开口和第二开口。所述第一开口与所述第二开口被所述电介质材料的预定尺寸的厚层以及位于所述预定尺寸的所述厚层之上的表面区域隔离开。栅极和第一/二源漏均形成在该表面上。该方法还包括在所述第一开口和所述第二开口中形成掺杂多晶硅材料内衬，以在所述第一开口之中定义第一掺杂多晶硅内衬和在所述第二开口之中定义第二掺杂多晶硅内衬。这种开口可以有超过7的纵宽比(深度与宽度之比)。该方法形成半球形晶粒硅(在此称为“HSG”)，所述半球形晶粒硅位于所述第一开口和所述第二开口中的所述掺杂多晶硅材料的表面之上以及位于被定义在位于所述预定尺寸的厚层之上的所述表面区域之上。还包括这样的步骤，即利用有机材料填充所述第一开口和所述第二开口，以保护位于所述表面，包括所述表面区域之上的所述半球形晶粒硅。该方法平面化所述有机材料，以在被定义在位于所述预定尺寸的厚层之上的所述表面区域上去除所述HSG，来基本防止所述第一开口中的所述第一掺杂多晶硅内衬和所述第二开口中的所述第二掺杂多晶硅内衬之间的电接触的可能性。该方法去除在所述第一开口和所述第二开口之间的所述电介质材料的厚层，同时保留所述第一开口和所述第二开口中的所述有机材料，以保护被定义在其中的所述HSG材料。还包括从所述第一开口和所述第二开口去除所述有机材料的步骤。
在本发明的另一个具体实施例中，本发明提供了一种形成半导体集成电路存储器器件的方法。该方法包括在电介质材料中形成第一开口和第二开口。所述第一开口与所述第二开口被所述电介质材料的预定尺寸的厚层以及位于所述预定尺寸的所述厚层之上的表面区域隔离开。该方法在所述第一开口和所述第二开口中形成掺杂多晶硅材料内衬，以在所述第一开口之中定义第一掺杂多晶硅内衬和在所述第二开口之中定义第二掺杂多晶硅内衬。该方法还形成HSG，所述HSG位于所述第一开口和所述第二开口中的所述掺杂多晶硅材料的表面之上以及位于被定义在位于所述预定尺寸的厚层之上的所述表面区域之上。还包括这样的步骤，即利用有机材料填充所述第一开口和所述第二开口，以保护位于所述表面，包括所述表面区域之上的所述半球形晶粒硅。该方法平面化所述有机材料，以在被定义在位于所述预定尺寸的厚层之上的所述表面区域上去除所述HSG，来基本防止所述第一开口中的所述第一掺杂多晶硅内衬和所述第二开口中的所述第二掺杂多晶硅内衬之间的电接触的可能性。该方法去除在所述第一开口和所述第二开口之间的所述电介质材料的厚层，同时保留所述第一开口和所述第二开口中的所述有机材料，以保护被定义在其中的所述HSG材料。还包括从所述第一开口和所述第二开口去除所述有机材料的步骤。
在另一个具体的实施例中，本发明提供了一种集成电路器件结构(以及方法)。所述结构包括包含表面的半导体衬底。第一掺杂多晶硅内衬被定义在形成在第一插塞上的第一沟槽区域之中，其中所述第一插塞被耦合到所述衬底的所述表面上，第二掺杂多晶硅内衬被定义在形成在第二插塞上的第二沟槽区域之中，其中所述第二插塞被耦合到所述衬底的所述表面上。所述第一沟槽区域与所述第二沟槽区域被预定的尺寸隔离开。该结构还具有第一粗糙多晶硅材料和第二粗糙多晶硅材料，所述第一粗糙多晶硅材料位于所述第一沟槽区域之中的所述第一掺杂多晶硅材料的表面之上，所述第二粗糙多晶硅材料位于所述第二沟槽区域之中的所述第二掺杂多晶硅材料的表面之上。所述第一粗糙多晶硅材料不存在与所述第二粗糙多晶硅材料电接触的可能性。有机材料被完全放置在所述第一掺杂多晶硅内衬之中并且被完全放置在所述第二掺杂多晶硅内衬之中，以保护位于所述第一掺杂多晶硅内衬和所述第二掺杂多晶硅内衬的所述相应表面之上的所述第一粗糙多晶硅材料和所述第二粗糙多晶硅材料。
通过本发明获得了较传统技术的很多优点。例如，本技术提供一种使用依赖于传统技术的工艺的简单方法。在一些实施例中，本方法提供了每个晶圆的按管芯计的更高的器件产率。此外，本方法提供了与传统工艺技术兼容而不用对传统设备和工艺进行实质修改的工艺。优选地，本方法与传统的方法相比使用更少的掩蔽步骤，而不存在任何的可靠性或者效率的不同。依据实施例，可以获得这些优点中的一个或多个。这些优点或其他优点将在本说明书中并且更具体地在下文中，进行更多的描述。
参考随后的详细描述和附图，本发明的各种另外的目的、特征和优点可以被更加充分地理解。
附图说明
图1是传统的集成电路器件的简化的横截面视图；
图2-18是用于制造传统集成电路器件的传统方法的简化的横截面视图；
图19是根据本发明实施例的集成电路器件的简化的横截面视图；
图20-33是根据本发明实施例的方法的简化的横截面视图；以及
图34是由图1至图33所图示的每个工艺步骤的详细列表。
具体实施方式
根据本发明，提供了包括用于制造半导体器件的方法的技术。更具体地，本发明提供了用于制造通常称为DRAM的动态随机存取存储器的堆栈电容器的方法和器件，但是，应该认识到本发明具有更加广泛的可应用性。例如，本发明可以应用于具有堆栈电容器设计的其他器件。
为了便于阅读，我们提供了图34，其列出了由图1至图33所图示的每一个工艺步骤。
图1是传统集成电路器件100的简化的横截面视图。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。如图所示，传统器件100包括多个层，其形成器件的若干元件。通常是硅晶圆的衬底101是器件的起点。阱区域109被形成在衬底中。还包括有存储器单元110。存储器单元包括耦合到电容器结构的位线结构和字线结构。还包括有许多晶体管结构103。在单元区域层111之上的是互连区域105，其包括电容器结构。器件还包括上覆钝化层107，其常常由氧化物和诸如氮化硅等的氮化物的组合制成。在本说明书的下文中，将详细并更具体地提供用于制造传统电容器结构的技术的进一步的细节。
传统的方法被提供如下：
1.形成位于半导体衬底之上的最初晶体管结构，包括定义在晶体管结构上的电介质层；
2.形成氮化物层；
3.形成位于氮化物层上的高密度等离子体层；
4.平面化高密度等离子体层；
5.形成氮化物覆盖层；
6.形成位于氮化物覆盖层之上的等离子体氮化物覆盖层；
7.掩蔽氮化物层；
8.刻蚀以形成开口；
9.形成等离子体隔离物层；
10.刻蚀等离子体隔离物层以在开口的侧面形成隔离物；
11.使用隔离物作为掩模形成穿过高密度等离子体的开口；
12.在开口中形成多晶硅填充层；
13.平面化多晶硅填充层；
14.去除高密度等离子体；
15.形成位于多晶硅填充层之上的BPSG(硼磷硅玻璃)；
16.回流BPSG层
17.掩蔽BPSG层；
18.刻蚀BPSG层以形成到填充层的开口；
19.在开口中形成多晶硅内衬；
20.形成位于多晶硅内衬之上的粗糙多晶硅(rough polysilicon)；
21.利用光刻胶填充开口，以保护粗糙多晶硅；
22.平面化光刻胶以从BPSG上去除粗糙多晶硅；
23.剥离光刻胶；
24.去除BPSG；
25.掺杂暴露的多晶硅；
26.在暴露的多晶硅上形成电容器电介质；
27.在电容器电介质上形成氧化物层；
28.形成电介质层上的多晶硅层，以定义电容器结构；
29.按需要进行其他的步骤。
进行上面顺序的步骤以制造存储器单元电容器结构中的一部分。这些步骤仅仅是为了示例性的目的。在本说明书的下文中，将更具体地提供传统方法的细节。
图2-18是用于制造传统集成电路器件的传统方法的简化的横截面视图。这些图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。回过头参考图1，本方法首先形成位于诸如硅晶圆的半导体衬底之上的最初晶体管结构。晶体管结构被构造在单元中，形成存储器单元区域。电介质层122常常被定义在晶体管结构之上。这样的电介质层常常使用化学机械抛光工艺、抗蚀剂回蚀工艺或者这些技术的组合等来进行平面化。本方法形成位于电介质层之上的氮化物层123。氮化物层通常是热氮化物或其他的充分致密的氮化物层。通常，氮化物层是氮化硅，但也可以是其他的材料或者材料的组合。
位于氮化物层之上的是高密度等离子体氧化物的厚层105，所述氧化物例如是PE氧化物或者其他合适的电介质材料。等离子体氧化物起到包围多个位线结构217的金属层间电介质的作用。如图所示，利用化学机械抛光工艺、抗蚀剂回蚀工艺或者这些技术的组合等已经平面化了高密度等离子体层。利用低压化学气相沉积工艺，形成位于高密度等离子体层之上的高密度或覆盖氮化物层108。位于氮化物覆盖层108之上的是等离子体氮化物层107。本方法使用传统的光刻工艺来形成开口221，所述开口221排列在位线区域217和接合插塞区域215之间，所述接合插塞区域215将衬底耦合到上部的互连层或其他结构。
如图3所示，本方法形成位于图案化的氮化物层表面之上的未掺杂多晶硅层301，包括隔离物结构303和开口，所述开口与下方的接合插塞区域对准。利用各向异性刻蚀工艺定义隔离物结构和侧壁隔离物303。如图4所示，刻蚀工艺暴露出等离子体氮化物层107的表面，并去除低压氮化物层108。如图5所示，利用侧壁隔离物作为硬掩模，本方法继续刻蚀穿过高密度等离子体，以形成开口，来暴露接触插塞结构的顶部部分503。开口形成自等离子体氮化物的上表面穿过低压氮化物穿过高密度等离子体氧化物直至接触插塞结构的顶部部分的通路，它开拓出用于接触插塞的路径。
参考图6，本方法利用多晶硅材料601将每一个开口填充至高于等离子体氮化物层的水平面。如图7所示，化学机械抛光工艺平面化多晶硅的表面，并去除多晶硅直至等离子体氮化物层。等离子体氮化物的上表面107是暴露的。如图8所示，所述上表面与多晶硅填充材料平行并平齐。本方法选择性地去除等离子体氮化物层，以留下多晶硅填充材料的自立部分801。氮化硅层108保留在平面化的电介质层之上。这样的氮化硅层起到用于选择性去除工艺的刻蚀停止层的作用，所述选择性去除工艺选择性地去除BPSG，而完整留下多晶硅填充材料和氮化物层。
本方法形成位于自立多晶硅填充和氮化物层之上的厚金属层间电介质层903。优选地，如在图9的简图中所示的，电介质层是BPSG，但是也可以是其他的层，诸如多个层之类的。BPSG层被回流以进行平面化，或者也可以利用另一种工艺进行平面化。现在参考图10，本方法形成位于电介质层之上的掩模层。在掩模层中形成开口1003。利用刻蚀工艺形成过介层洞(via)1005，所述过介层洞1005连接到多晶硅填充材料。在多晶硅填充材料和电介质层的侧边之间存在间隙801。本方法利用刻蚀工艺形成间隙。
本发明现在形成电容器结构，这包括如图11所示在每一个开口1003之中形成内衬1101。利用杂质的原位掺杂、注入或者扩散对多晶硅内衬进行掺杂。如图12所示，一层诸如半球形晶粒硅1201的粗糙多晶硅被形成在多晶硅内衬的暴露表面之上。如图13所示，为了保护粗糙多晶硅，本方法利用诸如光刻胶1303的有机材料填充包括粗糙多晶硅的内衬多晶硅。光刻胶填充整个开口，在此其覆盖和保护粗糙多晶硅。如图所示，光刻胶填充开口，直到高于电介质层的水平面。然后，本方法平面化光刻胶1303，以暴露出电介质层903，如图14所示。优选地，在电介质层的表面1401上粗糙多晶硅被完全地去除，以防止在电容器结构或者是其他导电结构之间发生短路的可能性。多晶硅内衬和粗糙多晶硅形成电容器结构或其他类似结构的下极板。
如图16的简化图所示出的，选择性刻蚀被用来完全去除包围电容器结构的下极板的电介质层。氮化物层108被再次暴露，其起到刻蚀停止层的作用。为了完成电容器结构，本方法形成位于下多晶硅平板的表面之上的电容器电介质，如图17所示。电容器电介质可以包括一个层或多个层，诸如氧化物-氮化物-氧化物结构(“ONO”)或其他的结构。如图18所示，由多晶硅制成的上极板形成在电容器电介质之上。形成电容器结构的传统方法需要很多的步骤，其常常难以行进并导致效率的限制。通过本发明，这些步骤中的很多步骤已经被删除或简化，这已经在本说明书中进行了描述，并将在下面进行更具体的描述。
图19是根据本发明的实施例的集成电路器件的简化的横截面视图。此图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。如图所示，本器件1100包括形成器件的元件的多个层。通常是硅晶圆的衬底1101是器件的起点。阱区域1109被形成在衬底之中。还包括了存储器单元1110。存储器单元包括耦合到电容器结构的位线结构和字线结构。还包括了许多晶体管结构1103。在单元区域层1111之上的是互连区域1105，其包括电容器结构。器件还包括上覆钝化层1107，其常常由氧化物和诸如氮化硅等的氮化物的组合制成。在本说明书的下文中，将详细并更具体地提供用于制造本电容器结构的技术的进一步的细节。
根据本发明的实施例的方法提供如下：
1.形成位于半导体衬底之上的最初晶体管结构，包括定义在晶体管结构上的电介质层；
2.形成氮化物层；
3.形成位于氮化物层上的高密度等离子体层；
4.平面化高密度等离子体层；
5.形成氮化物覆盖层；
6.形成位于氮化物覆盖层之上的BPSG层；
7.回流BPSG层；
8.进行掩蔽以形成沟槽开口；
9.刻蚀沟槽开口；
10.在沟槽开口中形成多晶硅内衬；
11.刻蚀穿过氮化物层、高密度等离子体层，直到接触插塞；
12.在开口中形成多晶硅填充层；
13.平面化多晶硅填充层；
14.掩蔽多晶硅层；
15.刻蚀多晶硅层，直至氮化物停止层的稍微上方附近；
16.形成位于多晶硅内衬之上的粗糙多晶硅；
17.利用光刻胶填充开口，以保护粗糙多晶硅；
18.平面化光刻胶，以将粗糙多晶硅从BPSG去除；
19.剥离光刻胶(可选地)；
20.去除BPSG；
21.剥离光刻胶(优选对粗糙多晶硅进行保护)；
22.对暴露的多晶硅进行掺杂；
23.在暴露的多晶硅上形成电容器电介质；
24.在电容器电介质上形成氧化物层；
25.形成位于电介质层之上的多晶硅层，以定义电容器结构；
26.按需要进行其他的步骤。
进行上面顺序的步骤以制造存储器单元电容器结构中的一部分。这些步骤仅仅是为了示例性的目的。如图所示，可以利用较传统方法更少的步骤来实施本发明。在本说明书中并且更具体地在下文中，将找到本发明的这些和其他特征。
图20-33是根据本发明实施例的方法的简化的横截面视图。这些图仅作为示例，在这里其不应不适当地限制权利要求的范围。本领域的普通技术人员可以发现很多变化、修改和替代。如图所示，本方法首先形成位于诸如硅晶圆的半导体衬底之上的最初晶体管结构。晶体管结构被构造在单元中，形成存储器单元区域。电介质层1122常常被定义在晶体管结构之上。这样的电介质层常常使用化学机械抛光工艺、抗蚀剂回蚀工艺或者这些技术的组合等来进行平面化。本方法形成位于电介质层之上的氮化物层1123。氮化物层通常是热氮化物或其他的充分致密的氮化物层。通常，氮化物层是氮化硅，但也可以是其他的材料或者材料的组合。本方法然后形成位于氮化物层之上的高密度等离子体氧化物层1205。氧化物层优选高密度CVD氧化物等。
如图20的简化图所示的，本方法形成位于氮化物层的表面之上的厚的金属层间电介质层1107。金属层间电介质层优选BPSG层、PGS和FSG，但是也可以是其他的材料。将电介质层平面化。在其中电介质层是BPSG层的实施例中，如图所示，这样的层被回流。如由图21的简化图所示的，本方法然后在已经被平面化的BPSG层之上施加掩蔽层1213。处理掩蔽层以形成位于每一个接合插塞区域之上的图案或开口1211，所述接合插塞区域中的每一个处于一对位线结构之间。开口由刻蚀工艺形成，诸如各向异性刻蚀之类的刻蚀、等离子体刻蚀、反应离子刻蚀。开口形成沟槽结构，所述沟槽结构具有位于氮化物层之上的底部区域。这样的氮化物层在本实施例中起到了刻蚀停止层的作用。掩蔽层被剥离。
本方法在开口中形成多晶硅内衬1301，其中如图22所示，所述多晶硅内衬定义出沟槽结构。现在参考图23，本方法利用多晶硅内衬作为掩模进行持续刻蚀，穿过停止层，穿过电介质层，到达接触插塞的顶部的区域。多晶硅内衬的垂直区域在刻蚀过程中起到了硬掩模的作用，所述刻蚀实际上是基本各向异性的。一旦接触插塞的顶部区域已经被暴露，本方法利用多晶硅材料填充沟槽区域，自接触插塞填充到高于多晶硅内衬的顶部附近的水平面，如图24所示。多晶硅材料填充并覆盖在层间电介质层中的部分的上方。由图25所示的，本方法平面化多晶硅填充层，以暴露BPSG层的顶表面1701，其中所述BPSG层的顶表面于多晶硅填充层的顶部基本平齐。依据应用，可以使用化学机械抛光、抗蚀剂回蚀或者其他的技术来平面化多晶硅填充层。
如图26所示，本方法应用光刻技术来形成位于沟槽区域中的多晶硅填充材料之上的开口11003。在此，形成掩蔽层12603。还是如图所示的，刻蚀步骤去除多晶硅材料中的从填充材料上表面至氮化物停止层稍微上方的附近的部分。如由图27所示的，掩蔽层被剥离。如图所示，已经部分形成了电容器结构的下极板。
接着，如图28所示，一层诸如半球形晶粒(HSG)硅11201的粗糙多晶硅被形成在多晶硅内衬的暴露表面之上。HSG硅增大了沟槽区域中的多晶硅内衬的表面积。如图29所示，为了保护粗糙多晶硅，本方法利用诸如光刻胶11303的有机材料填充包括粗糙多晶硅的内衬多晶硅。光刻胶填充整个开口，在此其覆盖和保护粗糙多晶硅和多晶硅内衬。如图所示，光刻胶填充开口，直到高于电介质层的水平面。随后，本方法平面化光刻胶层，以暴露电介质层。优选地，在电介质层的表面上粗糙多晶硅被完全去除，以防止电容器结构和其他的导电结构之间发生短路的可能性。诸如选择性湿法刻蚀或等离子体刻蚀之类的刻蚀技术将粗糙多晶硅从电介质层去除。多晶硅内衬和粗糙多晶硅形成电容器结构或其他类似结构的下极板。
参考图30，本方法选择性地将BPSG材料从包围下电容器平板的区域去除，如由图30所示的。选择性去除利用等离子体刻蚀和/或湿法刻蚀工艺进行。优选地，刻蚀工艺是利用含氟物质(例如，BOE(缓冲氧化物刻蚀剂)，BHF(缓冲HF))的湿法或者干法刻蚀，其中所述含氟物质是高选择性的，并且允许BPSG被刻蚀，同时留下下电容器平板。优选地，BOE是1∶130(HF∶NH4F)，以保护多晶硅内衬中的粗糙多晶硅，而光刻胶材料仍然保留在沟槽区域中。氮化物层再次被暴露，其起到刻蚀停止层的作用。
为了完成电容器结构，本方法形成位于下多晶硅平板的表面之上的电容器电介质13201，如图32所示。电容器电介质可以包括一个层或多个层，诸如氧化物-氮化物-氧化物结构(“0NO”)或其他的结构。如图33所示，由多晶硅13301制成的上极板形成在电容器电介质层之上。沉积技术可以被用来形成上极板。这样的沉积技术包括原位掺杂多晶硅和其他。极板利用杂质被高度掺杂，以提供为上极板提供导电区域。依据实施例，可以有许多其他的变化、修改和替代。
还应当理解，这里所描述的示例和实施例只是为了说明的目的，本领域的普通技术人员可以根据上述实施例对本发明进行各种修改和变化。这些修改和变化都在本申请的精神和范围内，并且也在所附权利要求的范围内。

Claims (10)

1.一种用于制造集成电路器件存储器结构的方法，所述方法包括：
形成位于半导体衬底之上的晶体管结构，所述晶体管结构包括接触插塞，所述接触插塞被耦合到所述半导体衬底的一部分上；
形成位于所述晶体管结构之上的高密度等离子体氧化物层；
形成位于所述高密度等离子体氧化物层之上的氮化物层；
形成位于所述氮化物层之上的掺杂玻璃层，所述掺杂玻璃层具有预定的厚度，所述预定的厚度基本是电容器结构的高度；
在所述掺杂玻璃层中图案化出直到所述氮化物层的沟槽开口；
在所述沟槽开口中，包括在所述沟槽开口的侧面和所述掺杂玻璃层的表面之上形成多晶硅层，所述多晶硅层具有一定的厚度以覆盖所述沟槽开口的侧面；
去除所述多晶硅层中的位于所述沟槽开口的底部之上的部分；
去除氮化物层的一部分和所述高密度氧化物层的一部分，以形成位于所述接触插塞之上的开口，同时多晶硅中在所述开口的所述侧面中的部分定义穿过所述氮化物层和所述高密度氧化物层的开口的宽度；
利用多晶硅材料填充所述沟槽开口，并填充到高于所述掺杂玻璃层的表面的水平面；
平面化所述多晶硅材料直至所述掺杂玻璃层的水平面暴露为止，同时保留所述沟槽开口中的所述多晶硅材料；以及
选择性地去除所述开口中的所述多晶硅材料，直到所述氮化物层的上方附近。
2.如权利要求1所述的方法，其中所述沟槽的宽高比为7或更大。
3.如权利要求1所述的方法，还包括在所述沟槽中形成位于所述多晶硅的暴露表面上的半球形晶粒硅。
4.如权利要求3所述的方法，还包括利用光刻胶材料填充所述沟槽开口直到高于所述掺杂玻璃层的水平面，以保护所述沟槽开口中的所述半球形晶粒硅。
5.如权利要求4所述的方法，还包括平面化所述光刻胶材料，并去除形成在所述掺杂玻璃层的所述表面高度的所述半球形晶粒硅，以将沟槽开口中的所述多晶硅材料与其他沟槽开口中的其他电容器结构隔离。
6.如权利要求5所述的方法，还包括去除所述掺杂玻璃层的包围所述沟槽开口的部分。
7.如权利要求6所述的方法，还包括从所述沟槽开口去除任何的剩余光刻胶材料。
8.如权利要求1所述的方法，其中所述高密度氧化物层是高密度等离子体层。
9.如权利要求1所述的方法，其中所述上覆的氮化物层是低压化学气相沉积氮化物层。
10.如权利要求1所述的方法，其中所述晶体管结构包括耦合在第一源/漏区域和第二源/漏区域之间的MOS栅极结构。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100459088C (zh) * 2006-09-04 2009-02-04 中芯国际集成电路制造(上海)有限公司 检测掺硼硅玻璃膜缺陷的方法
CN101621028B (zh) * 2008-07-02 2011-07-06 中芯国际集成电路制造(上海)有限公司 降低存储单元电容器的缺陷的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956587A (en) * 1998-02-17 1999-09-21 Vanguard International Semiconductor Corporation Method for crown type capacitor in dynamic random access memory
US6177308B1 (en) * 1999-03-30 2001-01-23 Worldwide Semiconductor Manufacturing Corp. Method for manufacturing stacked capacitor
US6589837B1 (en) * 1999-10-13 2003-07-08 Samsung Electronics Co., Ltd. Buried contact structure in semiconductor device and method of making the same
CN1457099A (zh) * 2002-05-10 2003-11-19 华邦电子股份有限公司 堆栈式电容器的结构及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617222B1 (en) * 2002-02-27 2003-09-09 Micron Technology, Inc. Selective hemispherical silicon grain (HSG) conversion inhibitor for use during the manufacture of a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5956587A (en) * 1998-02-17 1999-09-21 Vanguard International Semiconductor Corporation Method for crown type capacitor in dynamic random access memory
US6177308B1 (en) * 1999-03-30 2001-01-23 Worldwide Semiconductor Manufacturing Corp. Method for manufacturing stacked capacitor
US6589837B1 (en) * 1999-10-13 2003-07-08 Samsung Electronics Co., Ltd. Buried contact structure in semiconductor device and method of making the same
CN1457099A (zh) * 2002-05-10 2003-11-19 华邦电子股份有限公司 堆栈式电容器的结构及其制造方法

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