CN101621028B

CN101621028B - 降低存储单元电容器的缺陷的方法

Info

Publication number: CN101621028B
Application number: CN2008100402860A
Authority: CN
Inventors: 金玲; 林大成; 游智星; 程蒙召; 傅焕松
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2008-07-02
Filing date: 2008-07-02
Publication date: 2011-07-06
Anticipated expiration: 2028-07-02
Also published as: US8053310B2; US20100003794A1; CN101621028A

Abstract

本发明提供了一种形成圆柱形堆叠式电容器结构的方法。提供半导体衬底。在存储单元区中形成存储节点结构。形成覆盖所述存储节点结构的介电层。利用图案化和第一蚀刻工艺暴露所述存储节点。形成覆盖所述暴露的存储节点的多晶硅层和表面粗糙多晶硅层。掩蔽所述存储单元区并暴露外围区。利用化学干法蚀刻工艺去除所述外围区中的表面粗糙多晶硅层和多晶硅层。平面化所述表面粗糙多晶硅层和多晶硅层，并继之以电介质凹陷。所形成的圆柱形堆叠式电容器结构基本上没有由外围区中残余的表面粗糙多晶硅引起的缺陷，由此提高了装置的产量并增大了工艺范围。

Description

降低存储单元电容器的缺陷的方法

技术领域

本发明涉及用于半导体装置制造的集成电路及其加工。特别地，本发明提供了一种制造通常称为DRAM的动态随机存取存储器的电容器结构的方法和结构。但是应该认识到，本发明的适用范围要广泛得多。

背景技术

集成电路已经将在单个硅片上制造的互连装置由几个发展到数百万个。传统的集成电路所提供的性能及复杂程度已远远超过了最初所想象的。为了提高复杂度和电路密度(即，在给定的芯片面积上能够封装的装置数量)，最小的装置特征尺寸，也就是公知的装置“几何形状”，已经随着每一代集成电路而变得更小。

增加电路密度不仅提高了集成电路的复杂度和性能，而且为用户提供了更低成本的部件。一套集成电路或芯片生产设备可能要花费几亿甚至几十亿美元。每个生产设备都有一定的晶片生产量，而且每个晶片上都要有一定数量的集成电路。因此，通过把集成电路上的各个装置做得更小，就可以在每一个晶片上做更多的装置，由此增加生产设备的产量。将装置做得更小是非常具有挑战性的，因为集成电路制造过程中的每一道工艺都有其局限性。也就是说，特定的工艺典型地只能减低到某个特征尺寸，然后就需要改变工艺或装置布局。另外，因为装置需要越来越快的设计，某些传统的工艺和材料就会存在工艺局限性。

这种工艺的示例是制造动态随机存取存储器的单元区。其中，这种工艺包括那些用于堆叠式电容器和沟槽式电容器中的存储阵列的工艺。尽管已经有了重大的改进，然而这种设计仍然存在很多局限性。仅仅作为一个示例，这些设计必须变得越来越小，但是仍然要提供有效的装置可靠性和可操作性。另外，这些传统的单元区域往往难以制造，并且通常需要复杂的制造工艺和结构。下面将贯穿本说明书特别是下面的内容，对这些及其它局限性做更加详细的描述。

由以上所述可以看出，需要一种改进的技术来加工半导体装置。

发明内容

根据本发明，提供了用于半导体装置制造的集成电路及其加工技术。特别地，本发明提供了制造通常称为DRAM的动态随机存取存储装置的电容器的方法和结构。但是应该认识到，本发明的适用范围要广泛得多。

在一个具体的实施例中，本发明提供了一种制造诸如动态随机存取存储装置、专用集成电路装置、微处理器装置这样的集成电路装置的方法。所述方法包括提供半导体衬底，例如硅晶片，晶片的尺寸为300毫米或更大。所述半导体衬底有表面区。所述方法包括形成覆盖所述表面区的平面化的介电层(例如，硼磷硅酸盐玻璃、氟化玻璃、大气氧化物)。所述平面化的介电层有电容器区和外围区。所述外围区有凹陷区，其特点在于所述凹陷区的尺寸约为1微米或更小。所述方法包括形成所述电容器区内的一个或多个圆柱形堆叠式电容器结构。所述方法包括形成覆盖所述一个或多个圆柱形堆叠式电容器结构及所述外围区的覆盖式(blanket)表面粗糙多晶硅材料。所述覆盖式表面粗糙多晶硅材料有一部分被所述凹陷区俘获(trap)。在一个优选的实施例中，使用化学气相淀积或其他适当的技术淀积所述覆盖式表面粗糙多晶硅材料。所述方法形成覆盖所述一个或多个圆柱形堆叠式电容器结构但至少暴露所述外围区中的凹陷区的掩模层。在一个优选的实施例中，采用光刻技术图案化所述掩模层。所述方法包括将等离子体蚀刻环境作用于所述包括被俘获的覆盖式表面粗糙多晶硅材料的所述部分的至少凹陷区，以去除所述被俘获的覆盖式表面粗糙多晶硅材料。所述方法包括使用化学机械平面化工艺加工包括至少所述暴露的凹陷区的上部区以去除覆盖所述外围区的一部分的任何残留的覆盖式表面粗糙多晶硅材料以及至少一个其它层。

在一个可替换的实施例中，本发明提供了一种制造集成电路装置的方法。所述方法包括提供半导体衬底，例如硅晶片，晶片的尺寸为300毫米或更大。所述半导体衬底有表面区。所述方法包括形成覆盖所述表面区的平面化的介电层。所述平面化的介电层有平面化的表面区。在一个优选的实施例中，所述平面化的介电层在空间上置于电容器区内。外围区的一部分相对于所述平面化的介电区的平面化的表面区是凹陷的。所述方法包括形成覆盖所述平面化的表面区和所述外围区的覆盖式的导电材料。所述导电材料有一部分被所述外围区的一部分俘获。所述方法包括形成覆盖所述平面化的表面区的一部分但至少暴露出所述外围区的所述部分的掩模层。所述方法包括将等离子体蚀刻环境作用于所述外围区中的覆盖式导电材料的至少所述部分，以去除所述外围区中的覆盖式导电材料。在一个优选的实施例中，所述方法包括使用化学机械平面化工艺加工包括至少所述平面化的导电材料的所述部分的上部区，以去除任何残留材料及至少一个其它层。

在另一个可替换的实施例中，本发明提供了一种制造集成电路装置的方法。所述方法包括提供半导体衬底，所述半导体衬底有表面区。所述方法包括形成覆盖所述表面区的平面化的介电层。所述平面化的介电层有平面化的表面区和外围区。在一个优选的实施例中，所述外围区有凹陷区，所述凹陷区的尺寸约为1微米或更小。所述方法包括形成覆盖所述平面化的表面区和外围区的覆盖式导电材料。所述覆盖式导电材料有一部分被俘获在所述外围区的一部分中。所述方法包括形成覆盖所述平面化的表面区的一部分但至少暴露所述外围区内的凹陷区的掩模层。所述方法还包括将等离子体蚀刻环境作用于包括所述覆盖式导电材料的所述部分的至少凹陷区的所述部分，以至少去除所述外围区的凹陷区中的覆盖式导电材料。

本发明与传统技术相比，可以获得很多益处。例如，本技术提供了一种依赖于传统技术的易于使用的工艺。在一些实施例中，该方法提高了每个晶片可出产芯片数的装置产量。此外，所述方法提供了一种与传统工艺技术相兼容的工艺而无需对传统的设备和工艺进行实质修改。所形成的集成电路装置基本上没有由残存在外围区中的导电材料引起的缺陷。优选地，本发明为0.18微米或更小的设计规则提供了改进的工艺集成。特别地，根据优选的实施例，本发明允许电容器结构之间的距离小于约0.1到约0.15微米。已经证明由于缺陷减少，产量提高了40％。依赖于实施例，可以获得这些益处中的一个或多个。下面将贯穿本说明书特别是下面的部分，对这些及其它益处做更加详细的描述。

参照下面的详细说明和附图，本发明的各个其它目的、特征及优点将会被更充分地理解。

附图说明

图1(a)描述了制造动态随机存取存储器的电容器结构的传统方法；

图1(b)为扫描电子显微镜照片，显示了由使用制造动态随机存取存储器的电容器结构的传统方法的缺陷引起的双位失效(pair bit failure)；

图2为根据本发明的实施例制造电容器结构的优选方法的简化流程图；

图3至11为根据本发明的实施例形成存储装置电容器结构的方法的简化图；

图12为根据本发明实施例的存储装置完整的电容器结构的简化剖面图。

具体实施方式

根据本发明，提供了用于半导体装置制造的集成电路及其加工技术。通过示例，本发明提供了一种制造通常称为DRAM的动态随机存取存储装置的电容器的方法。但是应该认识到，本发明的适用范围要广泛得多。例如，本发明可应用于微处理器装置、存储装置、专用集成电路装置及其它。

制造集成电路装置的方法可概述如下：

1.提供半导体衬底，例如硅晶片，晶片的尺寸为300毫米或更大；

2.提供所述半导体衬底上的表面区；

3.形成覆盖所述表面区的介电层；

4.平面化所述介电层；

5.限定电容器区和外围区，所述外围区有凹陷区；

6.在所述电容器区内形成一个或多个圆柱形堆叠式电容器结构；

7.形成覆盖所述一个或多个圆柱形堆叠式电容器结构和所述外围区的覆盖式表面粗糙多晶硅材料，所述覆盖式表面粗糙多晶硅材料的一部分被俘获在所述外围区的凹陷区中；

8.形成覆盖所述一个或多个圆柱形堆叠式电容器结构且至少暴露出所述外围区中的凹陷区的掩模层；

9.将等离子体蚀刻环境作用于至少所述包括覆盖式表面粗糙多晶硅材料的外围区中的凹陷区，以去除所述外围区的至少凹陷区中的覆盖式表面粗糙多晶硅材料；

10.采用化学机械抛光工艺平面化上部区，以去除所述表面粗糙多晶硅材料的一部分、所述介电层的一部分和至少一个其它层的一部分。

上述的步骤顺序提供了根据本发明实施例的方法。如上所述，该方法使用了包括选择性地去除俘获在半导体装置外围区的凹陷区中的表面粗糙多晶硅材料的途径的步骤顺序，提供了一个或多个圆柱形堆叠式电容器结构。仅仅通过示例，所述方法提供了一种制造动态随机存取存储器电容器结构的方法。此处，在不背离本发明范围的情况下，增加一些步骤、去掉一个或多个步骤或者按照不同的顺序提供一个或多个步骤的其它替换也可以提供。本发明的进一步的细节可以在贯穿本说明书特别是以下部分中找到。

根据本发明的一种可替换方法可概述如下：

2.提供所述半导体衬底上的表面区；

3.形成覆盖所述表面区的介电层；

4.平面化所述介电层；

5.限定平面化的表面区和外围区，所述外围区有凹陷区；

6.形成覆盖所述平面化的表面区及外围区的覆盖式导电材料；

7.形成覆盖所述平面化的表面区的一部分并至少暴露出所述外围区中的凹陷区的掩模层；

8.将等离子体蚀刻环境作用于至少包括所述覆盖式材料的外围区中的凹陷区，以去除所述外围区的至少凹陷区中的覆盖式导电材料。

上述的步骤顺序提供了根据本发明实施例的方法。如上所述，该方法使用了包括选择性地去除俘获在半导体装置外围区的凹陷区中的表面粗糙多晶硅材料的途径的步骤顺序。在不背离本发明范围的情况下，增加一些步骤、去掉一个或多个步骤或者按照不同的顺序提供一个或多个步骤的其它替换也可以提供。本发明的进一步的细节可以在贯穿本说明书特别是以下部分中找到。

本发明的又一种可替换方法可概述如下：

2.提供所述半导体衬底上的表面区；

3.形成覆盖所述表面区的介电层；

4.平面化所述介电层；

5.限定平面化的表面区和外围区，所述外围区有凹陷区；

6.所述平面化的介电层在空间上置于电容器区内；

7.形成覆盖所述平面化的表面区及所述外围区的覆盖式导电材料；

8.形成覆盖所述平面化的表面区的一部分并至少暴露所述外围区中的凹陷区的掩模层；

9.将等离子体蚀刻环境作用于包括覆盖式材料的外围区中的至少凹陷区，以去除所述外围区的至少凹陷区中的覆盖式导电材料；

10.使用化学机械抛光工艺平面化上部区，以去除所述导电材料的一部分、介电层的一部分以及至少一个其它层的一部分。

上述的步骤顺序提供了根据本发明实施例的方法。如上所述，该方法使用包括选择性地去除俘获在半导体装置外围区的凹陷区中的导电材料的途径的步骤顺序，提供了一种电容器结构。在不背离本发明范围的情况下，增加一些步骤、去掉一个或多个步骤或者按照不同的顺序提供一个或多个步骤其它替换也可以提供。本发明的进一步的细节可以在贯穿本说明书特别是以下部分中找到。

当工艺逐步减小至0.16微米及以下时，保持动态随机存取存储器缩小的单元的足够电容是非常关键的。增加电容器面积已经成为增大单元电容的优选方法。对于圆柱形堆叠式电容器，表面粗糙多晶硅或半球形晶粒(HSG)工艺是增加表面积和存储单元内电容的有效途径。另外，用于暴露外壁的氧化物凹陷对增加圆柱形堆叠式电容器的表面积也是行之有效的。根据本发明的实施例，将带有表面粗糙多晶硅/HSG的内壁和带有平坦的多晶硅表面的外壁用于圆柱形堆叠式电容器。

随着集成电路的持续几何收缩，越来越多的化学机械抛光(CMP)工艺步骤已经应用于球形的平面化，特别是在流水线的后端加工方面。在传统电容器制造的过程中，CMP具有造成导致产量损失的缺陷的局限性。仅仅作为示例，在使用表面粗糙多晶硅制造DRAM装置的圆柱形堆叠式电容器的过程中，缺陷产生于很难用CMP去除的俘获在一部分外围区域中的表面粗糙多晶硅。外围区域包括晶片边缘区域、划线区域及其它。在某个实施例中，外围区域的一部分包括凹陷区。俘获的表面粗糙多晶硅引起了导致最终的CP测试中单元桥接和双位失效的后续的工艺步骤中的剥离缺陷。为了消除缺陷并提高产量，如下面描述的DRAM工艺以及本说明书的其它部分所示，包括一种具有附加的光和干法蚀刻工艺的优选的方法。

图1(a)为显示根据制造圆柱形堆叠式电容器结构的传统方法的CMP后的缺陷的简化图。该图显示了电容器阵列区105和外围区109。该图显示了包括多个存储节点110的存储单元阵列105中的部分完成的电容器结构106。该电容器结构还包括导电材料111。图1(a)还显示了俘获导电材料的外围区中的凹陷区107。该图还显示了由于CMP工艺的局限性残留在晶片边缘108附近区域中的导电材料。在某些实施例中，该晶片边缘附近区域的特点在于距离晶片边缘约2mm的区域。在这两种情况下，导致产量损失的后续工艺中都会发生剥离缺陷。

图1(b)为剥离缺陷112导致的单元桥接和双位失效的扫描电子显微镜(SEM)照片。

根据优选的实施例，本发明提供了一种形成电容器的方法，该方法能够减少剥离缺陷，从而提高产量并增大工艺范围。已经证实了对于64Mbit的动态随机存取存储器产品，CP产量平均增加了40％或更多。

图2所示为根据本发明具体实施例的制造动态随机存取存储器的包括电容器结构的集成电路装置的方法：

2.提供所述半导体衬底上的表面区；

3.限定电容器区和外围区，所述外围区有凹陷区；

4.在存储单元区内形成多个存储节点结构；

5.形成覆盖所述储单元区内所述多个存储节点结构及所述外围区的介电层(例如，硼磷硅酸盐玻璃或BPSG)；

6.平面化所述介电层；

7.图案化所述平面化的介电层，以暴露所述电容器区内多个存储节点结构中每个存储节点结构的一部分，并使所述平面化的介电层处于空间配置；

8.形成覆盖所述电容器区及所述外围区的覆盖式导电材料(例如表面粗糙多晶硅)；

9.形成覆盖所述电容器区的一部分并至少暴露所述外围区中的凹陷区的掩模层；

10.将等离子体蚀刻环境作用于包括所述覆盖式材料的所述外围区中的至少凹陷区，以去除所述外围区的至少凹陷区中的覆盖式导电材料；

11.淀积覆盖所述导电材料的第二掩模层；

12.图案化所述第二掩模层，以暴露所述外围区而掩蔽所述电容器区；

13.执行第二蚀刻过程，以将所述导电材料从所述外围区去除；

14.使用化学机械抛光(CMP)工艺执行平面化过程，以去除所述导电材料的一部分、所述介电层的一部分以及所述第二掩模层的一部分；

15.去除所述第二掩模层的其他部分；

16.执行第三蚀刻过程(例如BPSG凹陷)，以去除所述介电层；

17.根据需要执行其他步骤。

上述步骤顺序提供了一种根据本发明实施例的方法。如上所示，该方法使用了包括去除俘获在集成装置外围区的某些区中的导电材料的途径的步骤组合。通过示例，该方法提供了制造动态随机存取存储器圆柱形电容器结构的途径。因为在CMP工艺之前将导电材料从外围区去除，所以消除了由于导电材料残留导致的缺陷。在具体的实施例中，本发明提高了存储装置制造过程中的芯片产量。当然，在不背离此处的权利要求范围的情况下，增加一些步骤、去掉一个或多个步骤或者按照不同的顺序提供一个或多个步骤的其它替换也可以提供。本发明的进一步的细节可以在贯穿本说明书特别是以下部分中找到。

图3至11为根据本发明的实施例形成动态随机存取存储器圆柱形堆叠式电容器的工艺步骤。这些图仅作为示例，其不应过分限制权利要求的范围。本领域的技术人员可以考虑多种变化、更替和修改。

如图3所示，提供半导体衬底300。该半导体衬底可以为硅晶片或绝缘体上硅(SOI)或其它，衬底的尺寸为300毫米或更大。形成覆盖硅衬底的第一绝缘层301。第一绝缘层包括由高密度等离子体工艺形成的二氧化硅。也可以使用诸如热氧化物的其它合适的致密绝缘材料。形成覆盖第一绝缘层的第二绝缘层302。第二绝缘层包括氮化硅或其它合适的绝缘材料。在第一绝缘层的一部分中和第二绝缘层的一部分中形成多个存储节点303。该多个存储节点包括掺杂含磷物的多晶硅。形成覆盖所述多个存储节点结构和第二绝缘层的介电层304。该介电层包括通常被称为BPSG的硼磷硅酸盐玻璃，BPSG是通过包括化学气相淀积的合适的技术形成的。也可以使用其它合适的介电材料。回流工艺平面化介电层。也可以使用诸如CMP工艺或干法蚀刻工艺的其它合适的平面化工艺。

在图4中，形成覆盖平面化的介电层的图案化掩模401。蚀刻工艺使得平面化的介电层在空间上置于存储单元区内。优选地，暴露存储节点的一部分。图案化掩模包括光致抗蚀剂材料。也可以采用诸如硬掩模的其它合适的图案化掩模。

图5显示了覆盖暴露的存储节点和平面化的介电层的覆盖式导电材料的淀积。仅作为一个示例，该导电材料包括表面粗糙多晶硅。首先，形成覆盖存储节点暴露部分和介电层的多晶硅层501。该多晶硅层为掺磷的，掺杂剂量为1.3×10²¹原子cm^-3至1.5×10²¹原子cm^-3。形成覆盖多晶硅层的表面粗糙多晶硅材料502。使用硅烷(SiH₄)在摄氏560度的温度下，通过化学气相淀积形成该表面粗糙多晶硅层。也可以使用其它合适的工艺参数。所形成的表面粗糙多晶硅的粒度约为0.06微米及更小。依赖于应用，也可以使用诸如金属材料或掺杂了合适杂质的多晶硅的其它导电材料。

如图6所示，形成覆盖电容器区中的导电材料而暴露出包括凹陷区602和晶片边缘603附近区域的外围区604的图案化掩模601。在某个实施例中，该晶片边缘附近区域距离晶片边缘大约2mm。在一个具体的实施例中，凹陷区的特点在于其尺度约为1微米或更小，凹陷区距离平面化的介电层的上部的深度约为2微米或更小。凹陷区俘获导电材料。如图所示，化学干法蚀刻(CDE)工艺从外围区中去除包括凹陷区中的导电材料和晶片边缘附近区域中的导电材料的导电材料，而掩蔽电容器区。结果如图7所示。

如图8所示，使用平面化工艺去除导电材料的一部分、介电层的一部分以及图案化掩模的一部分，从而隔离电容器区中的每个电容器结构。使用化学机械抛光(CMP)工艺。由于在CMP之前将导电材料从外围区去除，所以消除了由残留的导电材料导致的缺陷。依赖于应用也可以使用其它合适的平面化工艺。

图9所示为去除电容器结构的沟槽中残留的图案化掩模。在一个具体的实施例中，表面粗糙多晶硅用作导电材料，光致抗蚀剂剥离工艺包括以硫酸和过氧化氢的混合物进行的湿法蚀刻。如图所示，电容器的内壁901包括表面粗糙多晶硅。当然，依赖于应用，也可以使用其它合适的光致抗蚀剂剥离工艺。

去除介电层以暴露电容器结构的外壁。在一个具体的实施例中，使用HF湿法蚀刻工艺。如图10所示，所形成的电容器结构有内壁1001和外壁1002。在一个具体的实施例中，覆盖内壁1001的表面粗糙多晶硅和外壁1002是平坦的。该表面粗糙多晶硅通过经受磷化氢(PH₃)退火而掺磷。

如图11所示，淀积覆盖包括存储单元的内壁和外壁的导电材料的电容器绝缘材料1101。该电容器绝缘层包括氮氧化硅。通过淀积氮化硅的覆盖层并继之以湿法顶氧化工艺来形成氮氧化硅。也可以使用诸如氧化硅、氮化硅或其组合的其它合适的电容器绝缘材料。

如图12所示，通过使用多晶硅填充材料淀积顶部平板电极层1201完成电容器结构。该多晶硅填充材料为掺磷的，掺杂剂量为1.3×10²¹原子cm^-3至1.5×10²¹原子cm^-3。

应该理解，此处的示例和实施例仅是描述性的，根据其作出的各种修改和变更对于本领域技术人员而言是可以想到的，并且被包括在本申请的精神和范围以及所附权利要求的范围内。

Claims

1.一种制造集成电路装置的方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括表面区；

形成覆盖所述表面区的平面化的介电层，所述平面化的介电层有电容器区和外围区，所述外围区有凹陷区，所述凹陷区具有约1微米或更小的尺度；

在所述电容器区内形成一个或多个圆柱形堆叠式电容器结构；

形成覆盖所述一个或多个圆柱形堆叠式电容器结构及所述外围区的覆盖式表面粗糙多晶硅材料，所述覆盖式表面粗糙多晶硅材料有一部分被包括所述凹陷区的外围区的一部分俘获；

形成覆盖所述一个或多个圆柱形堆叠式电容器结构但至少暴露出所述外围区中凹陷区的掩模层；

将等离子蚀刻环境作用于所述包括被俘获的覆盖式表面粗糙多晶硅材料一部分的至少凹陷区，以去除所述被俘获的覆盖式表面粗糙多晶硅材料；以及

使用化学机械平面化工艺加工包括至少所述暴露的凹陷区的上部区，以去除覆盖所述外围区的一部分的任何残留的所述覆盖式表面粗糙多晶硅材料以及至少一个其它层。

2.如权利要求1所述的方法，其中所述一个或多个圆柱形堆叠式电容器结构被提供用于动态随机存取存储器。

3.如权利要求1所述的方法，其中所述半导体衬底的特征在于300毫米或更大的衬底尺寸。

4.如权利要求1所述的方法，其中所述装置的特征在于0.6微米或更小的设计规则。

5.如权利要求1所述的方法，其中所述一个或多个电容器结构包括至少两个电容器结构，所述两个电容器结构包括第一电容器和第二电容器，所述第一电容器和第二电容器具有0.15微米或更小的间隔。

6.如权利要求1所述的方法，其中所述覆盖式表面粗糙多晶硅材料的特征在于约0.06微米或更小的粒度。

7.如权利要求1所述的方法，其中只使用所述掩模层提供所述作用步骤和所述化学机械平面化工艺，所述掩模层为单掩模层。

8.如权利要求1所述的方法，其中所述等离子体蚀刻环境包括含氟物。

9.如权利要求1所述的方法，其中所述一个其它层为多晶硅层。

10.如权利要求1所述的方法，其中所述一个其它层包括金属层。

11.一种制造集成电路装置的方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括表面区；

形成覆盖所述表面区的平面化的介电层，所述平面化的介电层有平面化的表面区以及相对于所述平面化介电层的平面化表面区凹陷的外围区，所述平面化的表面区在空间上置于电容器区内；

形成覆盖所述平面化的表面区和所述外围区的覆盖式导电材料，所述导电材料的一部分被所述外围区的一部分俘获；

形成覆盖所述平面化的表面区的一部分但至少暴露所述外围区的所述一部分的掩模层；

将等离子体蚀刻环境作用于所述覆盖式导电材料的至少所述一部分，以去除所述覆盖式导电材料；以及

使用化学机械平面化工艺加工所述导电材料，以去除覆盖所述外围区所述一部分的所述导电材料的一部分以及至少一个其它层。

12.如权利要求11所述的方法，其中所述平面化的介电层包括凹陷区，所述凹陷区的特征在于其内俘获的导电材料的一部分，所述导电材料的所述一部分由所述等离子体蚀刻环境去除。

13.如权利要求11所述的方法，其中所述外围区包括晶片边缘区。

14.如权利要求11所述的方法，其中所述外围区包括划线区。

15.一种制造集成电路装置的方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括表面区；

形成覆盖所述表面区的平面化的介电层，所述平面化的介电层有平面化的表面区和外围区，所述外围区有凹陷区，所述凹陷区具有约1微米或更小的尺度；

形成覆盖所述平面化的表面区和所述外围区的覆盖式导电材料，所述覆盖式导电材料有一部分被所述外围区的一部分俘获；

形成覆盖所述平面化的表面区的一部分但至少暴露所述外围区中的所述凹陷区的掩模层；以及

将等离子体蚀刻环境作用于至少包括所述凹陷区中的覆盖式导电材料上，以至少除去外围区的凹陷区中的覆盖式导电材料。

16.如权利要求15所述的方法，其中所述覆盖式导电材料包括多晶硅材料。

17.如权利要求15所述的方法，其中所述覆盖式导电材料包括金属材料。

18.如权利要求15所述的方法，其中所述掩模层为光刻材料。

19.如权利要求15所述的方法，其中所述凹陷区距离所述平面化的表面区的上部的深度约为2微米或更小。

20.如权利要求15所述的方法，其中所述半导体衬底包括硅，所述平面化的介电层包括层间电介质。