KR100343286B1 - 웨이퍼 가장자리의 결함 요인 처리 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 230000007547 defect Effects 0.000 title claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 64
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims description 26
- 238000003672 processing method Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims 2
- 239000002245 particle Substances 0.000 abstract description 22
- 238000005452 bending Methods 0.000 abstract description 7
- 238000000206 photolithography Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 61
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000006850 spacer group Chemical class 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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Abstract
본 발명은 커패시터 하부전극 형성 중에 웨이퍼 가장자리 영역에서 발생하는 파티클을 처리하는 웨이퍼 가장자리의 결함 요인 처리 방법을 개시하고 있다. 실린더형 커패시터의 하부전극을 형성하기 위해 희생 산화막 내에 개구부를 형성하는 사진 공정을 할 때 상기 웨이퍼 가장자리 영역의 상기 희생 산화막이 불규칙하게 식각되어 굴곡이 생긴다. 상기 굴곡에 증착되는 하부전극용 도전막이 완전히 제거되지 않아 후속 공정에서 파티클로 작용하여 결함 요인이 된다. 상기 결함 요인을 처리하기 위해 두 가지 방법이 본 발명에서 제공된다. 첫째 방법은 하부전극용 도전막을 증착한 후 상기 굴곡이 형성된 웨이퍼 가장자리 영역만 포토레지스트막을 통해 오픈시킨 후 노출된 상기 도전막을 제거한다. 두번째 방법은 하부전극을 셀 단위로 분리시킨 후 상기 굴곡에 발생된 파티클을 포토레지스트막을 사용하여 고정시킨다.
Description
본 발명은 웨이퍼 가장자리의 결함 요인 처리 방법에 관한 것으로, 좀 더 구체적으로 커패시터 형성시 웨이퍼 가장자리에서 발생하여 결함 요인이 되는 도전성 파티클을 처리하는 방법에 관한 것이다.
반도체 제조 공정에서 웨이퍼(wafer)의 가장자리(rim)에 증착된 막들은 공정 중에 떨어져 나가 파티클(particle)로서 작용하여 소자들이 형성되는 웨이퍼의 주영역(main region)으로 침투해 들어가 결함 요인이 된다. 그래서, 웨이퍼의 가장자리 영역의 막들을 깨끗이 제거하는 공정 즉, EEW(Edge Expose of Wafer) 공정을 수행한다. EEW 공정은 웨이퍼 가장자리에 웨이퍼 가장 바깥에서 안쪽으로 소정의 폭으로 EEW 라인(line)을 정하고 EEW 라인 바깥의 막들을 식각하여 제거한다. 웨이퍼 가장자리 영역의 막들을 제거하는 정도는 공정 단계에 따라 차이가 있다. BC(Buried Contact), DC(Direct Contact) 및 SAC(Self Aligned Contact) 등의 공정에서 EEW 라인은 약 2.0mm 정도이고, 커패시터의 하부전극 형성 공정에서 EEW 라인은 약 1.5mm 정도이다.
반도체 메모리가 고집적화, 고용량화 되어가면서 반도체 소자의 크기는 점점 작아지고 있다. DRAM(Dynamic Random Access Memory)에 있어서, 커패시터의 크기가 점점 작아지면서 커패시턴스(capacitance)가 적어지는 문제가 있다. 이러한, 문제를 해결하기 위해 실린더형 구조의 하부전극이 도입되어 사용되어 오고 있지만, 이 경우 웨이퍼 가장자리에서 파티클이 발생되는 문제점이 있다.
도 1은 종래의 방법을 이용하여 커패시터를 형성할 때 웨이퍼 가장자리에서 발생되는 굴곡과 파티클을 보여주는 단면도이다.
도 1을 참조하면, 웨이퍼(110) 상에 게이트 전극(114), 비트라인(bit line, 120), BC 콘택 플러그(122), DC 콘택 플러그(118)가 형성되고 제 1 절연막(124)으로 층간 절연이 된다. EEW 공정을 통해 상기 웨이퍼 가장자리 영역(A) 약 2.0mm(E2) 정도의 상기 제 1 절연막(124)이 식각된다. 상기 웨이퍼(110) 전면에 실리콘 질화막(126)이 증착된다. 상기 실리콘 질화막(126) 상에 희생 산화막(128)이 증착된다. 다시 EEW 공정을 통해 상기 웨이퍼 가장자리 영역(A) 약 1.5mm(E1) 정도의 상기 희생 산화막(128)과 실리콘 질화막(126)이 제거된다.
사진 공정과 식각 공정을 통해 상기 희생 산화막(128) 내에 개구부가 형성되어 상기 BC 콘택 플러그(122)가 노출되도록 한다. 그러나, 웨이퍼 가장자리 영역(A)이 경사져 있기 때문에 이 부분에서 사진 공정 중 포토레지스트막(미도시됨)이 불균일하게 증착되고 다른 곳에 비해 상대적으로 얇게 증착된다. 그래서, 개구부를 형성하기 위한 상기 희생 산화막(128) 식각 공정 중에 상대적으로 얇게 증착된 웨이퍼 가장자리 영역(A)의 상기 포토레지스트막이 식각되어 상기 희생 산화막(128)이 노출된다. 노출된 상기 희생 산화막(128)이 식각되어 인출 기호 D에 표시된 것처럼 굴곡이 형성된다.
다음, 상기 개구부 내벽을 포함하여 상기 웨이퍼(110) 전면에 도전막(130)이 증착되고 그 위에 HSG(Hemi-Spherical Grain, 134)가 형성된다. 상기 웨이퍼(110)전면에 제 2 절연막(136)이 증착된 후 상기 희생 산화막(128)이 노출되도록 상기 제 2 절연막, HSG 및 도전막(136, 134, 130)이 평탄화 식각된다. 그러나, 인출 기호 D에 표시된 바와 같이 웨이퍼 가장자리 영역에 있는 굴곡에 상기 HSG(134)와 도전막(130)의 일부가 식각되지 않고 남게 된다. 후속 공정으로 상기 제 2 절연막(136)과 희생 산화막(128)이 습식 식각에 의해 완전히 제거된다. 이 때, 웨이퍼 가장자리 영역(A)의 굴곡에 남아있던 HSG(134)와 도전막(130)은 상기 희생 절연막(128)이 제거되면서 떨어져 나가 웨이퍼(110) 전체로 흘러 들어가 파티클로 작용한다. 이러한 도전성 파티클은 후속 공정에서 결함 요인이 되어 단락(short)과 오동작을 일으키게 된다.
본 발명의 목적은 웨이퍼 가장자리 영역에서 발생하는 파티클을 처리할 수 있는 웨이퍼 가장자리의 결함 요인 처리 방법을 제공하는 것이다.
도 1은 종래의 커패시터 형성시 웨이퍼 가장자리에 생긴 굴곡과 파티클을 보여주는 단면도;
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 웨이퍼 가장자리의 결함 요인 처리 방법을 보여주는 단면도; 및
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 웨이퍼 가장자리의 결함 요인 처리 방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
110, 210, 310 : 실리콘 웨이퍼 112, 312, 212 : 소오스/드레인
114, 214, 314 : 게이트 전극 116, 216, 316 : 콘택 패드
118, 218, 318 : DC 콘택 플러그 120, 220, 320 : 비트 라인
122, 222, 322 : BC 콘택 플러그 124, 224, 324 : 층간절연막
126, 228, 328 : 실리콘 질화막 128, 230, 330 : 희생산화막
232, 332 : 개구부 130, 234, 334 : 하부전극막
134, 236, 336 : HSG 136, 238, 338 : 절연막
231 : 제 1 포토레지스트막 240, 340 : 제 2 포토레지스트막
상술한 목적을 달성하기 위한 본 발명에 의하면, 웨이퍼 가장자리의 결함 요인 처리 방법은 트랜지스터, 비트라인 및 콘택 플러그가 형성된 웨이퍼 전면에 제 1 절연막을 증착한다. EEW 공정을 통해 웨이퍼 가장자리 영역의 상기 제 1 절연막을 식각한다. 상기 웨이퍼 전면에 커패시터 형성용 제 1 포토레지스트막을 형성한다. 상기 제 1 포토레지스트막을 식각 마스크로서 사용하여 상기 BC 콘택 플러그가 노출될 때까지 상기 제 1 절연막을 식각한다. 상기 제 1 포토레지스트막을 제거한다. 상기 웨이퍼 전면에 도전막을 증착한다. 상기 웨이퍼 전면에 제 2 절연막을 증착한다. 상기 웨이퍼 전면에 제 2 포토레지스트막을 도포한다. 상기 웨이퍼 가장자리 영역에 소정의 EEW 라인을 정하여 그 바깥쪽의 상기 제 2 포토레지스트막을 제거한다. 상기 제 2 포토레지스트막을 식각 마스크로서 사용하여 상기 웨이퍼 가장자리 영역에 노출된 상기 제 2 절연막을 식각하여 상기 도전막을 노출시킨다. 상기 제 2 포토레지스트막을 제거한다. 상기 제 2 절연막을 식각 마스크로서 사용하여 상기 웨이퍼 가장자리 영역에 노출된 상기 도전막을 제거한다.
이 방법의 바람직한 실시예에 있어서, 상기 가장자리 영역은 정상적으로 작동하는 회로 소자가 없는 웨이퍼 상의 일 영역 중 가장 바깥쪽에서 안쪽으로 소정의 폭을 갖는 환형으로 형성된 부분으로 정의된다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막 상에 HSG(HemiSpherical Grain)를 성장시키는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막 EEW 라인은 1.5mm 정도의 크기로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 포토레지스트막 EEW 라인은 3.0mm 정도의 크기로 한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 웨이퍼 가장자리의 결함 요인 처리 방법은 트랜지스터, 비트라인 및 콘택 플러그가 형성된 웨이퍼 전면에 제 1 절연막을 증착한다. EEW 공정을 통해 웨이퍼 가장자리 영역의 상기 제 1 절연막을 식각한다. 상기 웨이퍼 전면에 커패시터 형성용 제 1 포토레지스트막을 형성한다. 상기 제 1 포토레지스트막을 식각 마스크로서 사용하여 상기 BC 콘택 플러그가 노출될 때까지 상기 제 1 절연막을 식각한다. 상기 제 1 포토레지스트막을 제거한다. 상기 웨이퍼 전면에 커패시터 하부전극용 도전막을 증착한다. 상기 웨이퍼 전면에 제 2 절연막을 증착한다. 상기 제 1 절연막이 노출될 때까지 상기 제 2 절연막 및 도전막을 평탄화 식각한다. 상기 웨이퍼 전면에 제 2 포토레지스트막을 도포한다. 상기 웨이퍼 가장자리 영역에 소정의 EEW 라인을 정하여 그 안쪽의 상기 제 2 포토레지스트막을 제거한다. 상기 제 2 포토레지스트막을 식각 마스크로 사용하여 상기 웨이퍼 주영역에 노출된 상기 제 1, 제 2 절연막을 식각하여 상기 도전막을 노출시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막 상에 HSG(HemiSpherical Grain)를 성장시키는 단계를 더 포함한다.
이 방법의 바랍직한 실시예에 있어서, 상기 제 1 절연막 EEW 라인은 1.5mm 정도의 크기로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 포토레지스트막 EEW 라인은 3.0mm 정도의 크기로 한다.
이하 도 2 및 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 개념(concept)이 적용된 방법 발명은 웨이퍼 가장자리에 있는 절연막, 특히 모서리 부분이 후속의 식각 공정에 의해 손상을 받아 굴곡이 발생되는데 그 굴곡에 침적된 도전물질 등의 파티클을 그 굴곡에서 제거하거나 그 굴곡에 고정시키는 방법을 제공하고 있다.
(제 1 실시예)
도 2a 내지 도 2g는 DRAM 제조에 본 발명의 제 1 실시예에 따른 방법이 적용된 것을 보여주고 있다.
본 발명의 제 1 실시예에서는 웨이퍼 가장자리 영역의 절연막 상에 형성된 굴곡 내에 있는 파티클을 제거하는 방법을 제시하고 있다. 즉, 본 발명의 제 1 실시예에 따른 웨이퍼 가장자리의 결함 요인 처리 방법은 웨이퍼 전체에 포토레지스트막을 증착한 후 웨이퍼 가장자리 영역만 현상하여 하부 도전막을 노출시켜 식각하므로 결함 요인을 제거할 수 잇다.
도 2a를 참조하면, 웨이퍼(210)에 주영역(B)과 가장자리 영역(A)이 정의된다. 상기 가장자리 영역(A)은 정상적으로 작동하는 회로 소자가 없는 상기 웨이퍼(210) 상의 일 영역 중 가장 바깥쪽에서 안쪽으로 소정의 폭을 갖는 환형으로 형성된 부분으로 정의되고 나머지 영역이 주영역(B)이 된다. 웨이퍼 주영역(B) 상에 게이트 전극(214)과 소오스/드레인(source/drain)(212)으로 구성된 트랜지스터가 형성된다. 상기 게이트 전극(214) 사이에 콘택 패드(contact pad, 216)가 형성된다. 상기 웨이퍼(210) 전면에 제 1 층간절연막(224)이 증착된다. 상기 제 1 층간절연막(224)은 APCVD(Atmospheric Pressure Chemical Vapor Depositon) 방법에 의해 O3-TEOS USG, BPSG 및 그것들의 조합 중 하나로 형성된다. 상기 웨이퍼 가장자리 영역(A)에 EEW 라인이 약 2.0mm(E2)로 설정되고 EEW 공정이 수행되어 상기 제 1 층간절연막(224)의 가장자리 영역(A)의 일부가 제거된다. 상기 제 1 층간절연막(224) 내에 비트라인(220), DC 콘택 플러그(218) 및 BC 콘택플러그(222)가 형성된다. 그런데, 이러한 비트라인(220)과 DC 및 BC 콘택 플러그(218, 222) 형성 공정 중에 도전물이 웨이퍼 가장자리 영역(A)의 상기 제 1 절연막(224) 측벽에 스페이서 형태(226)로 부착되고 파티클(particle)로 작용될 수 있다. 그러나, 실리콘 질화막(228)이 100Å 내지 500Å 두께 범위로 상기 웨이퍼(210) 전면에 증착되면서 상기 제 1 층간절연막(224) 측벽 스페이서(226)의 도전물을 고정시키므로 파티클 발생을 방지한다. 상기 실리콘 질화막(228) 대신에 실리콘 옥시나이트라이드(SiON)로 형성될 수 있다.
상기 실리콘 질화막(228) 상에 희생산화막(230)이 증착된다. 상기 희생산화막은 BPSG(Boron Phosphorus Silicate Glass), USG(Undoped Silicate Glass) 및 그것들의 조합을 사용하여 약 13000Å 정도의 두께로 증착된다. 여기서, 상기 BPSG는 SiH4계 BPSG와 TEOS(Tetra Ethyl Ortho Silicate)계 BPSG 중 하나가 사용된다. 다시 EEW 공정이 실시되어 웨이퍼 가장자리 영역(A) 약 1.5mm(E1) 부분의 상기 희생산화막(230)이 제거된다.
상기 희생산화막(230) 상에 제 1 포토레지스트막(231)이 증착된다. 그러나, 웨이퍼 가장자리 영역(A)의 상기 희생산화막(230)이 경사져 있기 때문에 경사진 부분에서 상기 제 1 포토레지스트막(231)이 다른 곳에 비해 얇고 불균일하게 증착된다. 사진 공정을 통해 상기 제 1 포토레지스트막(231)이 패터닝 된다. 상기 제 1 포토레지스트 패턴(231)을 마스크로 사용하여 상기 BC 콘택 플러그(222)가 노출 되도록 상기 희생산화막(230)과 실리콘 질화막(228)이 식각되어 개구부(232)가 형성된다. 그러나, 상기 개구부(232)가 완전히 형성되기도 전에 웨이퍼 가장자리 영역(A)의 경사진 부위의 상기 제 1 포토레지스트막(231)이 식각되어 상기 희생산화막(230)이 불규칙하게 노출된다. 그래서, 상기 개구부(232)를 형성하기 위해 계속되는 식각 공정으로 웨이퍼 가장자리 영역(A)에 노출된 상기 희생산화막(230)이 식각되어 인출기호 D에 보여지는 바와 같이 웨이퍼 가장자리 영역(A)의 상기 희생산화막(230)에 굴곡이 생긴다.
도 2b를 보는 바와 같이, 상기 제 1 포토레지스트막(231)이 제거된 후 상기 개구부(232) 내벽을 포함하여 상기 웨이퍼(210) 전면에 커패시터의 하부전극막(234)이 증착된다. 상기 하부전극막(234)은 폴리실리콘(poly-Si) 내지는 도전성을 높인 도핑된 폴리실리콘(doped poly-Si)이 사용된다. 상기 하부전극막(234) 상에 HSG(Hemi-Spherical Grapin, 236)가 형성된다. 상기 HSG(236)는 상기 하부전극막(234)의 표면적을 증가시켜주는 역할을 한다. 웨이퍼 가장자리 영역(A)의 굴곡에도 상기 하부전극막(234)과 HSG(236)가 형성되어 있음을 볼 수 있다.
도 2c를 참조하면, 상기 웨이퍼(210) 전면에 절연막(238)이 증착된다. 상기 절연막(238)은 USG, BPSG, SOG(Spin On Glass) 및 HDP(High Density Plasma) 산화막 등으로 형성된다. 상기 절연막(238) 상에 양성(positive)의 제 2 포토레지스트막(240)이 증착된다. 상기 제 2 포토레지스트막(240)에 EEW 공정이 실시되어 3mm 정도의 EEW 라인(E3)이 형성된다. 즉, 상기 제 2 포토레지스트막(240)에 노광을 하되 상기 웨이퍼 가장자리 영역(A) 약 3mm 정도만 노광하여 현상하므로 EEW라인(E3) 바깥쪽은 제거되고 그 안쪽은 그대로 유지된다.
도 2d를 참조하면, 상기 제 2 포토레지스트막(240)을 마스크로 사용하여 상기 웨이퍼 가장자리 영역(A)에 노출된 상기 절연막(238)이 식각된다. 상기 절연막(238) 식각은 DHF 용액 또는 NH4F, HF 혼합 용액을 이용한 습식 식각을 통해 수행된다.
도 2e를 참조하면, 상기 제 2 포토레지스트막(240)이 제거된다. 상기 제 4 절연막(238)을 식각 마스크로 사용하여 상기 웨이퍼 가장자리 영역(A)에 노출된 상기 HSG(236) 및 하부전극막(234)이 식각된다. 상기 HSG(236) 및 도전막(234)은 HF, HNO3, CH3COOH 및 DIW(deionized water) 혼합 용액을 사용한 습식식각으로 식각된다. 이 때, 상기 하부전극막(234)은 희생산화막(230) 및 절연막(238)과의 식각 선택비(etch selectivity)를 5:1 이상이 되도록 하여, 상기 절연막(238)이 과도하게 식각되어 웨이퍼 주영역(B)의 상기 하부전극막(234)이 손상 되는 일이 없도록 한다. 이와 같이 하므로 웨이퍼 가장자리 영역(A)의 도전성 물질이 모두 제거되어 결함 요인이 없어진다. 다른 방법으로 상기 제 2 포토레지스트막(240)을 제거하지 않고 상기 제 2 포토레지스트막(240)을 식각 마스크로 사용하여 웨이퍼 가장자리 영역(A)의 상기 HSG(236) 및 하부전극막(234)을 식각한 다음 상기 제 2 포토레지스트막(240)이 제거될 수도 있다. 그러나 이러한 경우, 상기 하부전극막(234) 습식 식각 용액이 상기 제 2 포토레지스트막(240)과 절연막(238)의 계면으로 식각이 빨리 진행되어 상기 제 2 포토레지스트막(240)의 리프팅(lifting)이 발생하기 쉬운단점이 있다.
도 2f를 참조하면, 상기 희생산화막(230)이 노출되도록 상기 절연막, HSG 및 하부전극막(238, 236, 234)이 평탄화 식각된다. 이로써, 상기 하부전극막(234)이 셀 단위로 분리되어 커패시터의 하부전극(234a)이 형성된다. 상기 평탄화 식각은 화학적 기계적 연마(chemical mechanical polishing:CMP) 또는 에치백(etch back) 방법을 통해 수행된다. 이 때, 웨이퍼 가장자리 영역(A)의 상기 희생산화막(230) 소량 식각되어 굴곡의 윤곽이 희미해진다.
도 2g를 참조하면, 상기 희생산화막과 절연막(230, 238)이 제거된다. 상기 희생산화막과 절연막(230, 238) 제거는 DHF 용액 또는 NH4F+HF 혼합 용액을 사용한 습식 식각에 의해 수행된다. 이 때, 상기 실리콘 질화막(228)이 식각 정지막의 역할을 수행한다. 도 2g를 보는 바와 같이, 상기 BC 콘택 플러그(222) 상에 셀 단위로 형성된 하부전극(234a)이 형성된다.
(제 2 실시예)
도 3a 내지 도 3d는 DRAM 제조에 본 발명의 제 2 실시예에 따른 방법이 적용된 것을 보여주고 있다.
본 발명의 제 2 실시예에서는 웨이퍼 가장자리 영역의 희생산화막 상에 형성된 굴곡 내에 있는 파티클을 고정시키는 방법을 제시하고 있다. 즉, 본 발명의 제 2 실시예에 따른 반도체 장치 제조 방법은 커패시터의 하부전극을 셀 단위로 분리시키고 포토레지스트막을 웨이퍼 전면에 증착한 후 웨이퍼 가장자리 영역에만 남도록 현상하여 결함 요인의 유동을 방지한다.
도 3a를 보는 바와 같이, 상기 희생산화막(330)에 개구부가 형성되고 하부전극막(334)과 HSG(336)가 형성되기까지의 과정은 제 1 실시예의 도 2b까지의 과정과 동일하므로 이에 대한 설명은 생략한다. 상기 웨이퍼(310) 전면에 절연막(338)이 증착된다. 상기 절연막(338)은 SiO2, SiON, BPSG 및 HDP 산화막 등으로 형성된다.
도 3b를 참조하면, 상기 희생산화막(330)이 노출되도록 상기 절연막, HSG 및 하부전극막(338, 336, 334)이 평탄화 식각된다. 이로써, 상기 하부전극막(334)이 셀 단위로 분리되어 하부전극(334a)이 형성된다. 상기 평탄화 식각 공정은 화학적 기계적 연마(CMP) 또는 에치백 방법을 통해 수행된다. 하지만, 상기 웨이퍼 가장자리 영역(A)의 굴곡에 증착된 상기 하부전극막(334)과 HSG(336)는 완전히 제거가 되지 않아 인출기호 D에서 보는 바와 같이 상기 웨이퍼 가장자리 영역(A)의 굴곡에 남아 파티클(P)이 된다.
도 3c를 참조하면, 상기 웨이퍼(310) 전면에 양성의 제 2 포토레지스트막(340)이 증착된다. 웨이퍼 가장자리 영역(A) 약 3mm(E3) 정도에 EEW 라인을 설정하여 그 내부의 상기 웨이퍼(310) 전체에 노광이 된다. 상기 제 2 포토레지스트막(340)이 현상되어 도 3c를 보는 바와 같이 웨이퍼 가장자리 영역(A)에만 상기 제 2 포토레지스트막(340)이 남게된다. 따라서, 상기 굴곡에 있는 파티클(P)이 상기 제 2 포토레지스트막(340)에 의해 고정된다.
도 3d를 참조하면, 상기 희생산화막과 절연막(330, 338)이 식각된다. 이때, 상기 웨이퍼 가장자리 영역(A)의 EEW 라인(E3) 바깥에 있고 상기 제 2 포토레지스트막(340) 하부에 있는 상기 희생산화막(330)은 식각되지 않고 남게 된다. 따라서, 상기 굴곡에 남아 있는 상기 파티클(P)이 상기 제 2 포토레지스트막(340)과 희생산화막(330) 사이에 고정된다. 후속 공정 중 상기 제 2 포토레지스트막(340)은 제거되지 않고 계속 유지시키므로 웨이퍼 가장자리 영역(A)의 상기 굴곡에 남아 있는 파티클(P)이 유동하지 않고 고정되어 결함 요인으로서 작용하지 못한다.
본 발명은 커패시터 제조시 웨이퍼 가장자리 영역에서 발생되는 파티클을 처리하므로 웨이퍼 결함 요인을 제거하는 효과가 있다.
그리고, 본 발명은 웨이퍼 결함 요인을 제거하므로 불량을 방지하여 수율을 향상시키는 효과가 있다.
Claims (19)
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- 주영역과 가장자리 영역으로 정의된 웨이퍼 전면에 제 1 절연막을 증착하는 단계;EEW 공정을 통해 상기 웨이퍼 가장자리 영역의 상기 제 1 절연막을 식각하는 단계;상기 웨이퍼 전면에 커패시터 형성용 제 1 포토레지스트막을 형성하는 단계;상기 제 1 포토레지스트막을 식각 마스크로서 사용하여 상기 제 1 절연막을 식각하여 개구부를 형성하는 단계;상기 제 1 포토레지스트막을 제거하는 단계;상기 개구부를 포함하여 상기 웨이퍼 전면에 도전막을 증착하는 단계;상기 웨이퍼 전면에 제 2 절연막을 증착하는 단계;상기 웨이퍼 전면에 제 2 포토레지스트막을 도포하는 단계;상기 웨이퍼 가장자리 영역에 소정의 EEW 라인을 정하여 그 바깥쪽의 상기 제 2 포토레지스트막을 제거하는 단계;상기 제 2 포토레지스트막을 식각 마스크로서 사용하여 상기 웨이퍼 가장자리 영역에 노출된 상기 제 2 절연막을 식각하여 상기 도전막을 노출시키는 단계;상기 제 2 포토레지스트막을 제거하는 단계; 및상기 제 2 절연막을 식각 마스크로서 사용하여 상기 웨이퍼 가장자리 영역에 노출된 상기 도전막을 제거하는 단계를 포함하는 웨이퍼 가장자리 결함 요인 처리 방법.
- 제 4 항에 있어서,상기 가장자리 영역은 정상적으로 작동하는 회로 소자가 없는 웨이퍼 상의 일 영역 중 가장 바깥쪽에서 안쪽으로 소정의 폭을 갖는 환형으로 형성된 부분으로 정의되는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 4 항에 있어서,상기 도전막 상에 HSG(HemiSpherical Grain)를 성장시키는 단계를 더 포함하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 4 항에 있어서,상기 제 1 절연막 EEW은 1.5mm 정도의 크기로 수행되는 웨이퍼 가장자리 결함 요인 처리 방법
- 제 4 항에 있어서,상기 웨이퍼 가장자리 영역에 설정되는 상기 제 2 포토레지스트막 EEW 라인은 상기 제 1 절연막 EEW 라인보다 더 안쪽으로 형성되는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 8 항에 있어서,상기 제 2 포토레지스트막 EEW 라인은 3.0mm 정도의 크기로 정하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 4 항에 있어서,상기 제 2 포토레지스트막은 1㎛ 내지 2㎛ 범위의 두께로 도포하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 4 항에 있어서,상기 도전막은 제 1 절연막 및 제 2 절연막과의 식각 선택비가 5:1 이상인 물질을 사용하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 주영역과 가장자리 영역으로 정의된 웨이퍼 전면에 제 1 절연막을 증착하는 단계;EEW 공정을 통해 상기 웨이퍼 가장자리 영역의 상기 제 1 절연막을 식각하는 단계;상기 웨이퍼 전면에 커패시터 형성용 제 1 포토레지스트막을 형성하는 단계;상기 제 1 포토레지스트막을 식각 마스크로서 사용하여 상기 제 1 절연막을 식각하여 개구부를 형성하는 단계;상기 제 1 포토레지스트막을 제거하는 단계;상기 웨이퍼 전면에 도전막을 증착하는 단계;상기 웨이퍼 전면에 제 2 절연막을 증착하는 단계;상기 제 1 절연막이 노출될 때까지 상기 제 2 절연막 및 도전막을 평탄화 식각하는 단계;상기 웨이퍼 전면에 제 2 포토레지스트막을 도포하는 단계; 및상기 웨이퍼 가장자리 영역에 소정의 EEW 라인을 정하여 그 안쪽의 상기 제 2 포토레지스트막을 제거하는 단계를 포함하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 12 항에 있어서,상기 가장자리 영역은 정상적으로 작동하는 회로 소자가 없는 웨이퍼 상의 일 영역 중 가장 바깥쪽에서 안쪽으로 소정의 폭을 갖는 환형으로 형성된 부분으로 정의되는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 12 항에 있어서,상기 도전막 상에 HSG(HemiSpherical Grain)를 성장시키는 단계를 더 포함하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 12 항에 있어서,상기 제 1 절연막 EEW은 1.5mm 정도의 크기로 수행되는 웨이퍼 가장자리의 결함 요인 처리 방법
- 제 12 항에 있어서,웨이퍼 가장자리 영역에 설정되는 상기 제 2 포토레지스트막 EEW 라인은 상기 제 1 절연막 EEW 라인보다 더 안쪽으로 형성되는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 16 항에 있어서,상기 제 2 포토레지스트막 EEW 라인은 3.0mm 정도의 크기로 정하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 12 항에 있어서,상기 제 2 포토레지스트막은 1㎛ 내지 2㎛ 범위의 두께로 도포하는 웨이퍼 가장자리의 결함 요인 처리 방법.
- 제 12 항에 있어서,상기 도전막과 제 1 절연막은 식각 선택비가 5:1 이상인 물질을 사용하는 웨이퍼 가장자리의 결함 요인 처리 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048933A KR100343286B1 (ko) | 1999-11-05 | 1999-11-05 | 웨이퍼 가장자리의 결함 요인 처리 방법 |
| US09/707,353 US6607983B1 (en) | 1999-11-05 | 2000-11-06 | Method of processing a defect source at a wafer edge region in a semiconductor manufacturing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048933A KR100343286B1 (ko) | 1999-11-05 | 1999-11-05 | 웨이퍼 가장자리의 결함 요인 처리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010045597A KR20010045597A (ko) | 2001-06-05 |
| KR100343286B1 true KR100343286B1 (ko) | 2002-07-15 |
Family
ID=19618796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990048933A KR100343286B1 (ko) | 1999-11-05 | 1999-11-05 | 웨이퍼 가장자리의 결함 요인 처리 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6607983B1 (ko) |
| KR (1) | KR100343286B1 (ko) |
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| Publication number | Publication date |
|---|---|
| KR20010045597A (ko) | 2001-06-05 |
| US6607983B1 (en) | 2003-08-19 |
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