KR100386613B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 스케일 다운에 적당한 반도체 소자의 제조방법에 관한 것으로서, 반도체 소자의 제조방법은 반도체 기판상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막상에 마스크용 폴리 실리콘층을 차례로 형성하는 단계와, 상기 폴리 실리콘층을 선택적으로 제거하여 폴리 실리콘 패턴을 형성하는 단계와, 상기 폴리 실리콘 패턴을 마스크로 이용하여 상기 제 1 산화막을 선택적으로 제거하여 제 1 산화막 패턴을 형성하는 단계와, 상기 폴리 실리콘 패턴을 포함한 전면에 제 1 도전막 및 제 2 산화막을 차례로 형성하는 단계와, 상기 제 2 산화막을 표면으로부터 소정 두께만큼 에치백하는 단계와, 상기 제 1 산화막 패턴 상부에 형성되는 제 1 도전막 및 폴리 실리콘 패턴을 CMP 공정으로 연마하는 단계와, 상기 반도체 기판의 전면에 제 3 산화막을 형성하여 상기 CMP 공정시 발생한 이물질을 탈착시키는 단계와, 상기 제 3 산화막을 에치백한 후에 세정작업을 실시하는 단계와, 상기 제 1 산화막 패턴 및 제 2 산화막을 제거하는 단계와, 상기 제 1 도전막을 포함한 전면에 유전체막 및 제 2 도전막을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 스케일다운(Scale Down)에 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성하고, 상기 반도체 기판(11)의 액티브 영역 및 소자 격리막(12)상에 게이트 전극(워드 라인)(13) 및 게이트 캡 절연막(14) 그리고 절연막 측벽(15)을 각각 형성한다.
이어, 상기 반도체 기판(11)의 전면에 플러그용 폴리 실리콘막(16)을 형성한 후, 상기 게이트 캡 절연막(14)을 앤드 포인트로 평탄화 작업을 실시한다.
도 1b에 도시한 바와 같이, 상기 평탄화된 폴리 실리콘막(16)을 포함한 반도체 기판(11)의 전면에 층간 절연막(17)을 형성하고, 상기 폴리 실리콘막(16)의 표면이 일정부분 노출되도록 포토 및 식각공정을 통해 상기 층간 절연막(17)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀의 내부에 제 2 폴리 실리콘 플러그(18)를 형성하고, 상기 제 2 폴리 실리콘 플러그(18)를 포함한 반도체 기판(11)의 전면에 제 1 산화막(19)을 형성하고, 상기 제 1 산화막(19)상에 포토레지스트(20)를 도포한 후, 노광 및 현상공정으로 포토레지스트(20)를 패터닝하여 커패시터 영역을 디파인한다.
도 1c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(20)를 마스크로 이용하여 상기 제 1 산화막(19)을 선택적으로 제거하여 제 1 산화막 패턴(19a)을 형성한다.
도 1d에 도시한 바와 같이, 상기 포토레지스트(20)를 제거하고, 상기 제 1 산화막 패턴(19a)을 포함한 반도체 기판(11)의 전면에 비정질 폴리 실리콘막(21)을 형성하고, 상기 비정질 폴리 실리콘막(21)상에 SOG(Spin On Class)막으로 제 2 산화막(22)을 형성한다.
여기서 상기 비정질 폴리 실리콘막(21) 대신에 SAES(Surface Area Enhancement Silicon)를 사용할 수도 있다.
도 1e에 도시한 바와 같이, 상기 제 1 산화막 패턴(19a)의 상부 표면과 동일 높이가 되도록 상기 제 2 산화막(22)의 전면에 에치백 공정을 실시한다.
이때 상기 제 2 산화막(22)의 에치백 공정에 의해 상기 비정질 폴리 실리콘막(21)의 표면이 소정부분 노출된다.
도 1f에 도시한 바와 같이, 상기 에치백 한 후 잔류한 제 2 산화막(22)을 마스크로 이용하여 노출된 비정질 폴리 실리콘막(21)을 에치백하여 선택적으로 제거한다.
여기서 상기 에치백 공정 대신에 비정질 폴리 실리콘막(21)을 균일하게 갈아내기 위해 CMP 공정을 실시할 수도 있다.
도 1g에 도시한 바와 같이, 상기 제 1 산화막 패턴(19a) 및 제 2 산화막(22)을 습식식각으로 제거하고, 상기 비정질 폴리 실리콘막(21)을 포함한 반도체기판(11)의 전면에 산화 탄탈륨(Ta2O5)막(23) 및 질화 티타늄(TiN)막(24)을 차례로 형성한다.
이후 공정은 도면에 도시하지 않았지만, 상기 질화 티타늄막(24)상에 층간 절연막을 형성하고, 포토 및 식각공정을 통해 상기 질화 티타늄막(24)의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하며, 상기 콘택홀 및 그에 인접한 층간 절연막상에 제거하여 금속배선을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 소자의 스케일 다운으로 인해 포토레지스트만을 이용하여 커패시터 영역을 디파인(Define)하기가 어렵다.
둘째, 비정질 폴리 실리콘막을 균일하게 갈아내기 위해 CMP 공정을 실시하면 슬러리(Slurry) 및 부산물이 잔류하고 CMP 세정인 DI나 화학용액은 제거되지 않고 잔류하여 산화막의 제거시에도 남게 되어 소자의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 소자의 스케일 다운으로 인한 포토 공정의 디파인 마진(Define Margin)을 확보함과 동시에 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
31 : 반도체 기판 32 : 소자 격리막
33 : 게이트 전극 34 : 게이트 캡 절연막
35 : 절연막 측벽 36 : 제 1 폴리 실리콘막
37 : 층간 절연막 38 : 제 2 폴리 실리콘 플러그
39 : 제 1 산화막 40 : 제 3 폴리 실리콘막
41 : 포토레지스트 42 : 비정질 폴리 실리콘막
43 : 제 2 산화막 44 : 산화 탄탈륨막
45 : 질화 티타늄막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 제 1 산화막을 형성하는 단계와, 상기 제 1 산화막상에 마스크용 폴리 실리콘층을 차례로 형성하는 단계와, 상기 폴리 실리콘층을 선택적으로 제거하여 폴리 실리콘 패턴을 형성하는 단계와, 상기 폴리 실리콘 패턴을 마스크로 이용하여 상기 제 1 산화막을 선택적으로 제거하여 제 1 산화막 패턴을 형성하는 단계와, 상기 폴리 실리콘 패턴을 포함한 전면에 제 1 도전막 및 제 2 산화막을 차례로 형성하는 단계와, 상기 제 2 산화막을 표면으로부터 소정 두께만큼 에치백하는 단계와, 상기 제 1 산화막 패턴 상부에 형성되는 제 1 도전막 및 폴리 실리콘 패턴을 CMP 공정으로 연마하는 단계와, 상기 반도체 기판의 전면에 제 3 산화막을 형성하여 상기 CMP 공정시 발생한 이물질을 탈착시키는 단계와, 상기 제 3 산화막을 에치백한 후에 세정작업을 실시하는 단계와, 상기 제 1 산화막 패턴 및 제 2 산화막을 제거하는 단계와, 상기 제 1 도전막을 포함한 전면에 유전체막 및 제 2 도전막을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역과 필드 영역으로 정의된 반도체 기판(31)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(32)을 형성하고, 상기 반도체 기판(31)의 액티브 영역 및 소자 격리막(32)상에 복수개의 게이트 전극(또는 워드 라인)(33) 및 게이트 캡 절연막(34) 그리고 절연막 측벽(35)을 각각 형성한다.
이어, 상기 반도체 기판(31)의 전면에 플러그용 제 1 폴리 실리콘막(36)을 형성한 후, 상기 게이트 캡 절연막(34)을 앤드 포인트로 평탄화 작업을 실시한다.
도 2b에 도시한 바와 같이, 상기 평탄화된 제 1 폴리 실리콘막(36)을 포함한 반도체 기판(31)의 전면에 층간 절연막(37)을 형성하고, 상기 제 1 폴리 실리콘막(36)의 표면이 일정부분 노출되도록 포토 및 식각공정을 통해 상기 층간 절연막(37)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 제 2 폴리 실리콘막을 형성한 후, 에치백하여 상기 콘택홀의 내부에 제 2 폴리 실리콘 플러그(38)를 형성하고, 상기 제 2 폴리 실리콘 플러그(38)를 포함한 반도체 기판(31)의 전면에 제 1 산화막(39)을 형성하고, 상기 제 1 산화막(39)상에 마스크용 제 3 폴리 실리콘막(40)을 형성한다.
이어, 상기 제 3 폴리 실리콘막(40)상에 포토레지스트(41)를 도포한 후, 노광 및 현상공정으로 포토레지스트(41)를 패터닝하여 커패시터 영역을 디파인 한다.
도 2c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(41)를 마스크로 이용하여 상기 제 3 폴리 실리콘막(40)을 선택적으로 제거하여 제 3 폴리 실리콘 패턴(40a)을 형성하고, 상기 포토레지스트(41) 및 제 3 폴리 실리콘 패턴(40a)을 마스크로 이용하여 상기 제 1 산화막(39)을 선택적으로 제거하여 제 1 산화막 패턴(39a)을 형성한다.
도 2d에 도시한 바와 같이, 상기 포토레지스트(41)를 제거하고, 상기 제 3 폴리 실리콘 패턴(40a) 및 제 1 산화막 패턴(39a)을 포함한 반도체 기판(31)의 전면에 비정질 폴리 실리콘막(42)을 형성하고, 상기 비정질 폴리 실리콘막(42)상에 SOG(Spin On Class)막으로 제 2 산화막(43)을 형성한다.
여기서 상기 비정질 폴리 실리콘막(42) 대신에 SAES(Surface Area Enhancement Silicon)를 사용할 수도 있다.
도 2e에 도시한 바와 같이, 상기 제 1 산화막 패턴(39a)의 상부 표면과 동일 높이가 되도록 상기 제 2 산화막(43)의 전면에 Cl2+ C4F8가스를 활용 에치백 공정을 실시하여 상기 제 2 산화막(43)을 선택적으로 제거한다.
이때 상기 제 2 산화막(43)의 에치백 공정에 의해 상기 비정질 폴리 실리콘막(42)의 표면이 소정부분 노출된다.
한편, 상기 제 2 산화막(43)의 에치백 공정시 파워(Power)는 100 ~ 1000W로 하여 표면으로부터 100 ~ 400Å 두께만큼 제거하고, 상기 Cl2+ C4F8가스에 O2및 Ar 가스를 포함시킬 수 있다.
도 2f에 도시한 바와 같이, 상기 제 1 산화막 패턴(39a)을 에칭 앤드 포인트로 하여 전면에 CMP 공정을 실시하여 상기 비정절 폴리 실리콘막(42) 및 제 3 폴리 실리콘 패턴(40a)을 균일하게 연마한다.
이어, 상기 CMP 공정에서 발생하는 이물질(슬러리 포함) 문제를 해결하기 위해 산화 공정을 실시하여 제 3 산화막(도시되지 않음)을 형성한 후, 상기 제 3 산화막을 에치백하여 제거한다.
여기서 상기 이물질은 산화 공정 및 에치백 공정에 의해 제거되고, 상기 산화 공정에 의해 100 ~ 300Å 두께의 산화막을 형성하며, 상기 산화 공정은 웨트 산화 공정을 사용하거나, 상기 제 3 산화막은 CVD 공정으로 형성할 수도 있다.
그리고 상기 반도체 기판(31)을 CF4및 O2가스를 활용하여 건식 세정(Dry Cleaning)한다.
여기서 상기 건식 세정시 파워는 10 ~ 500W, 압력은 10 ~ 1000mT, 유량은 100 ~ 1000SCCM범위에서 진행하고, 첨가 가스로 O2및 Ar 가스를 사용할 수 있다.
도 2g에 도시한 바와 같이, 상기 제 1 산화막 패턴(39a) 및 제 2 산화막(43)을 습식식각으로 제거하고, 상기 비정질 폴리 실리콘막(42)을 포함한 반도체 기판(31)의 전면에 산화 탄탈륨(Ta2O5)막(44) 및 질화 티타늄(TiN)막(45)을 차례로 형성한다.
이후 공정은 도면에 도시하지 않았지만, 상기 질화 티타늄막(45)상에 층간 절연막을 형성하고, 포토 및 식각공정을 통해 상기 질화 티타늄막(45)의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하며, 상기 콘택홀 및 그에 인접한 층간 절연막상에 제거하여 금속배선을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 소자의 스케일 다운으로 인한 디파인 마진을 확보할 수 있으며 폴리 마스크의 사용으로 인한 CMP 사용의 문제를 해결할 수 있다.
둘째, CMP 사용시 발생한 이물질에 의한 문제를 산화 공정에 의해 산화막을 형성할 때 탈착하고 산화막의 에치백 후 건식 세정함으로써 포괄적으로 개선할 수 있다.
Claims (5)
- 반도체 기판상에 제 1 산화막을 형성하는 단계;상기 제 1 산화막상에 마스크용 폴리 실리콘층을 차례로 형성하는 단계;상기 폴리 실리콘층을 선택적으로 제거하여 폴리 실리콘 패턴을 형성하는 단계;상기 폴리 실리콘 패턴을 마스크로 이용하여 상기 제 1 산화막을 선택적으로 제거하여 제 1 산화막 패턴을 형성하는 단계;상기 폴리 실리콘 패턴을 포함한 전면에 제 1 도전막 및 제 2 산화막을 차례로 형성하는 단계;상기 제 2 산화막을 표면으로부터 소정 두께만큼 에치백하는 단계;상기 제 1 산화막 패턴 상부에 형성되는 제 1 도전막 및 폴리 실리콘 패턴을 CMP 공정으로 연마하는 단계;상기 반도체 기판의 전면에 제 3 산화막을 형성하여 상기 CMP 공정시 발생한 이물질을 탈착시키는 단계;상기 제 3 산화막을 에치백한 후에 세정작업을 실시하는 단계;상기 제 1 산화막 패턴 및 제 2 산화막을 제거하는 단계;상기 제 1 도전막을 포함한 전면에 유전체막 및 제 2 도전막을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 산화막의 에치백 공정시 Cl2+ C4F8가스를 활용하여 파워를 100 ~ 1000W로 하여 표면으로부터 100 ~ 400Å 두께만큼 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 Cl2+ C4F8가스에 O2및 Ar 가스를 포함시키어 에치백 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 3 산화막은 웨트 산화나 CVD 공정으로 100 ~ 300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 세정 작업은 파워를 10 ~ 500W, 압력을 10 ~ 1000mT, 유량을 100 ~ 1000SCCM범위에서 건식 세정하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR10-2000-0064865A KR100386613B1 (ko) | 2000-11-02 | 2000-11-02 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100386613B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663093A (en) * | 1996-06-17 | 1997-09-02 | Vanguard International Semiconductor Corporation | Method for forming a cylindrical capacitor having a central spine |
| JP2000156479A (ja) * | 1998-11-20 | 2000-06-06 | Sony Corp | 半導体記憶装置およびその製造方法 |
| KR20000033395A (ko) * | 1998-11-23 | 2000-06-15 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| KR20000045326A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 메모리 소자 제조방법 |
-
2000
- 2000-11-02 KR KR10-2000-0064865A patent/KR100386613B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663093A (en) * | 1996-06-17 | 1997-09-02 | Vanguard International Semiconductor Corporation | Method for forming a cylindrical capacitor having a central spine |
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| KR20000045326A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 반도체 메모리 소자 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020034491A (ko) | 2002-05-09 |
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