KR20010063497A - 반도체 메모리 소자의 콘택 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 기판과 콘택 플러그 간의 접촉 면적을 보다 증가시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법에 관한 것으로, 콘택 플러그 형성을 위한 마스크 공정에서 오정렬과 콘택 에치각으로 인하여 실리콘 기판과 플러그의 접촉 면적이 감소됨에 따라 발생하는 소자의 전기적 특성 악화 문제를 해결하고자, 그 상부 및 측벽이 제1 질화막으로 덮여있는 게이트 전극 형성이 완료된 실리콘 기판 상부에 필드산화막 식각방지를 위한 제2 질화막 및 층간절연 산화막을 형성하여 평탄화시키고, 층간절연 산화막 상에 비트라인 콘택 플러그 영역과 캐패시터 콘택 플러그 영역을 동시에 노출시키는 'T'형 또는 'I'형 마스크 패턴을 형성하고 식각공정을 실시하여 콘택 플러그 형성 영역에 제2 질화막 또는 층간절연 산화막이 잔류하지 않도록 하고, 전체 구조 상에 플러그용 금속막을 증착하고 전면식각 또는 CMP 공정을 실시하여 층간절연 산화막을 노출시킨 다음, 상기 제2 질화막이 노출될 때까지 층간절연 산화막을 전면식각 또는 CMP 공정으로 제거하고, 이후 제1 질화막이 노출될 때까지 CMP 공정을 실시하여 플러그용 금속막 및 제2 질화막 등을 제거하여 각각이 분리된 콘택 플러그를 형성하는데 특징이 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 콘택 플러그 형성 방법에 관한 것이다.
종래 기술에 따른 콘택 플러그 형성 방법을 첨부된 도면 도1a 내지 도1d를 참조하여 설명한다. 도1a 내지 도1d는 비트라인 콘택 플러그 형성 과정을 도시한 것으로서 도면부호 'A'는 비트라인 콘택 플러그 형성영역, 'B'는 캐패시터 콘택 플러그 형성영역을 나타낸다.
도1a는 반도체 기판(10) 상에 적층된 게이트 산화막(11), 장벽금속막 또는 폴리실리콘막으로 이루어지는 제1 전도막(12), 텅스텐 등과 같은 금속막 또는 실리사이드로 이루어지는 제2 전도막(13) 및 마스크질화막(14)을 선택적으로 식각하여 게이트 전극 패턴을 형성하고, 상기 게이트 전극 패턴 측벽에 질화막 스페이서(15)를 형성한 다음, 이후 층간절연 산화막을 식각하는 과정에서 필드산화막(도시하지 않음)이 식각되는 것을 방지하기 위한 질화막(16)을 형성하고, 질화막(16) 상에 층간절연 산화막(17)을 형성한 후, 층간절연 산화막(17) 상에 콘택 플러그 형성 영역의 층간절연 산화막(17)을 노출시키는 감광막 패턴(PR)을 형성한 것을 보이고 있다.
도1b는 감광막 패턴(PR)을 식각마스크로 이용하여 층간절연 산화막(17) 및 질화막(16)을 식각하여 플러그와 접촉될 반도체 기판(10)을 노출시키는 콘택홀을 형성한 다음, 감광막 패턴(PR)을 제거한 상태를 나타내고 있다.
마스크의 오정렬로 인하여 감광막 패턴(PR)이 의도한 위치에 형성되지 않을 경우 상기 식각과정에서 마스크 절연막(14)의 손상(C)이 발생할 뿐만 아니라, 플러그와 접할 반도체 기판(10) 상에 층간절연 산화막(17) 또는 질화막(16)이 잔류하여(도면부호 D 참조) 콘택의 폭(W)이 좁아져 반도체 기판(10)과 플러그 간의접촉 면적을 감소시켜 소자의 저항을 증가시키는 원인으로 작용한다.
도1c는 콘택홀 형성이 완료된 전체 구조 상에 플러그용 금속막(18)을 증착한 상태를 보이고, 도1d는 층간절연 산화막(17)이 노출될 때까지 금속막용 슬러리를 이용한 화학적기계적연마(chemical mechanical polishing, 이하 CMP라 함) 공정을 실시하여 콘택 플러그를 형성한 것을 나타내고 있다. 전술한 이유에 의해 반도체 기판(10)과 접촉면적이 작은 콘택 플러그가 형성된다.
상기와 같은 문제점을 해결하기 위한 본 발명은 반도체 기판과 콘택 플러그 간의 접촉 면적을 보다 증가시킬 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 반도체 메모리 소자의 콘택 플러그 형성 공정 단면도,
도2a 내지 도2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 콘택 플러그 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
26: 질화막 27: 층간절연 산화막
28: 플러그용 금속막
상기와 같은 목적을 달성하기 위한 본 발명은 그 상부 및 측벽이 제1 질화막으로 덮인 게이트 전극 형성이 완료된 반도체 기판 상에, 산화막 식각방지용 제2 질화막을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 층간절연 산화막을 형성하는 제2 단계; 상기 층간절연 산화막 및 상기 제2 질화막을 선택적으로 제거하여, 비트라인 콘택 플러그 및 캐패시터 콘택 플러그와 각각 접할 반도체 기판 부분을 노출시키는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 플러그용 금속막을 형성하는 제4 단계; 상기 층간절연 산화막이 노출될 때까지 상기 플러그용 금속막을 제거하는 제5 단계; 상기 게이트 전극 상부의 상기 제2 질화막이 노출될 때까지 상기 층간절연 산화막을 제거하는 제6 단계; 및 상기 게이트 전극 상부의 상기 제1 질화막 상에 잔류한 층을 화학적기계적연마 공정으로 제거하여, 각각이 분리된 비트라인 콘택 플러그 및 캐패시터 콘택 플러그를 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 콘택 플러그 형성 방법을 제공한다.
본 발명은 콘택 플러그 형성을 위한 마스크 공정에서 오정렬과 콘택 에치각으로 인하여 실리콘 기판과 플러그의 접촉 면적이 감소됨에 따라 발생하는 소자의 전기적 특성 악화 문제를 해결하고자, 그 상부 및 측벽이 제1 질화막으로 덮여있는 게이트 전극 형성이 완료된 실리콘 기판 상부에 필드산화막 식각방지를 위한 제2 질화막 및 층간절연 산화막을 형성하여 평탄화시키고, 층간절연 산화막 상에 비트라인 콘택 플러그 영역과 캐패시터 콘택 플러그 영역을 동시에 노출시키는 'T'형 또는 'I'형 마스크 패턴을 형성하고 식각공정을 실시하여 콘택 플러그 형성 영역에 제2 질화막 또는 층간절연 산화막이 잔류하지 않도록 하고, 전체 구조 상에 플러그용 금속막을 증착하고 전면식각 또는 CMP 공정을 실시하여 층간절연 산화막을 노출시킨 다음, 상기 제2 질화막이 노출될 때까지 층간절연 산화막을 전면식각 또는 CMP 공정으로 제거하고, 이후 제1 질화막이 노출될 때까지 CMP 공정을 실시하여 플러그용 금속막 및 제2 질화막 등을 제거하여 각각이 분리된 콘택 플러그를 형성하는데 특징이 있다.
이하, 첨부된 도면 도2a 내지 도2d를 참조하여 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명한다. 도2a 내지 도2d에서 도면부호 'A'는 비트라인 콘택 플러그 형성영역, 'B'는 캐패시터 콘택 플러그 형성영역을 나타낸다.
먼저 도2a에 도시한 바와 같이, 실리콘 기판(20) 상에 적층된 게이트 산화막(21), 장벽금속막 또는 폴리실리콘막으로 이루어지는 제1 전도막(22), 텅스텐 등과 같은 금속막 또는 실리사이드로 이루어지는 제2 전도막(23) 및 마스크질화막(24)을 선택적으로 식각하여 게이트 전극 패턴을 형성하고, 상기 게이트 전극 패턴 측벽에 질화막 스페이서(25)를 형성한 다음, 이후 층간절연 산화막을 식각하는 과정에서 필드산화막(도시하지 않음)이 식각되는 것을 방지하기 위한 질화막(26)을 형성하고, 질화막(26) 상에 층간절연 산화막(27)을 형성한다.
이어서, 층간절연 산화막(27) 상에 'T' 또는 'I'형 EM SAC(enlarged margin self align contact) 마스크(도시하지 않음)를 형성하여 비트라인 콘택 플러그 영역과 캐패시터 콘택 플러그 영역의 층간절연 산화막(27)을 동시에 노출시키고, 층간절연 산화막(27)과 질화막(17)을 식각하여 실리콘 기판(20)을 노출시킨다.
본 발명은 이와 같이 EM SAC 마스크를 사용하여 보다 많은 면적이 식각되도하여 마스크 오정렬에 따른 문제를 해결함으로써 플러그와 접할 실리콘 기판(20) 상에 층간절연막(27) 또는 질화막(26)이 잔류하지 않도록 할 수 있다. 이에 의해 실리콘 기판과 플러그의 접촉 면적 감소를 방지하는데 본 발명의 주된 특징이 있다.
다음으로 EM SAC 마스크를 제거하고, 전체 구조 상에 플러그용 금속막(28)을 형성하여 플러그 영역을 채운다. 이때, 플러그용 금속막(28) 형성을 위하여 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2, WSi2중 적어도 어느 하나의 물질로 이루어지는 확산방지막을 300 ℃ 내지 600 ℃ 온도에서 100 Å 내지 1000 Å 두께로 증착한 다음 물질에 따라 300 ℃ 내지 800 ℃ 온도에서 열처리를 실시하고, 화학기상증착(chemical vapor deposition, CVD) 또는 스퍼터링(sputtering)법을 이용하여 상기 확산방지막 상에 주요 플러그 금속막을 이룰 W, Al, Cu 등을 300 ℃ 내지 600 ℃ 온도에서 500 Å 내지 5000 Å 두께로 증착한다.
다음으로 도2b에 도시한 바와 같이, 층간절연 산화막(27)이 노출될 때까지 Cl2, BCl2또는 CCl4등의 염소계 가스를 사용하여 플러그용 금속막(28)을 전면식각한다. 이때, 50 ㎚ 내지 500 ㎚ 크기의 실리카(silica), 세리아(ceria) 또는 알루미나(alumina) 계열 슬러리(slurry)의 수소이온농도(pH)를 2 내지 6으로 유지하면서 층간절연 산화막(27)이 노출될 때까지 CMP 공정을 실시하여 플러그용 금속막(28)을 제거할 수도 있다.
이어서 도2c에 도시한 바와 같이, 게이트 전극 상부의 질화막(26)이 노출될 때까지 CHF3, CF4, NF3또는 SF4등의 불소계 가스를 이용하여 층간절연 산화막(27)을 전면식각한다. 이때, 실리카, 세리아 또는 알루미나 계열 슬러리의 수소이온농도(pH)를 8 내지 11로 유지하면서 게이트 전극 상부의 질화막(26)이 노출될 때까지 CMP 공정을 실시하여 층간절연 산화막(27)을 제거할 수도 있다.
다음으로 도2d에 도시한 바와 같이 50 ㎚ 내지 500 ㎚ 크기의 실리카, 세리아 또는 알루미나 계열 슬러리의 수소이온농도(pH)를 2 내지 6으로 유지하면서 CMP 공정을 실시하여 게이트 전극 상부의 마스크질화막(26)을 노출시킨다.
이러한 CMP 공정에서 도2c와 같이 마스크질화막(26)의 손실 부분에 잔류하는 플러그용 금속막(28A) 및 마스크질화막 상의 질화막(26)이 완전히 연마되어 제거되면서 평탄화가 이루어지고 이웃하는 콘택 플러그가 완전하게 분리되며, 각각의 콘택 플러그를 이루는 플러그용 금속막(28)이 안정된 두께로 잔류하면서 실리콘 기판(20)과 충분한 접촉 면적을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 비트라인 콘택 플러그 영역과 캐패시터 콘택 플러그 영역을 동시에 노출시키는 'T'형 또는 'I'형 마스크 패턴을 형성하고 식각공정을 실시하여 플러그 형성 영역에 절연막이 잔류하지 않도록 함으로써 반도체 기판과 콘택 플러그의 접촉 면적을 극대화시킴으로써 소자의 특성을 향상시킬 수 있다.
Claims (6)
- 반도체 메모리 소자의 콘택 플러그 형성 방법에 있어서,그 상부 및 측벽이 제1 질화막으로 덮인 게이트 전극 형성이 완료된 반도체 기판 상에, 산화막 식각방지용 제2 질화막을 형성하는 제1 단계;상기 제1 단계가 완료된 전체 구조 상에 층간절연 산화막을 형성하는 제2 단계;상기 층간절연 산화막 및 상기 제2 질화막을 선택적으로 제거하여, 비트라인 콘택 플러그 및 캐패시터 콘택 플러그와 각각 접할 반도체 기판 부분을 노출시키는 제3 단계;상기 제3 단계가 완료된 전체 구조 상에 플러그용 금속막을 형성하는 제4 단계;상기 층간절연 산화막이 노출될 때까지 상기 플러그용 금속막을 제거하는 제5 단계;상기 게이트 전극 상부의 상기 제2 질화막이 노출될 때까지 상기 층간절연 산화막을 제거하는 제6 단계; 및상기 게이트 전극 상부의 상기 제1 질화막 상에 잔류한 층을 화학적기계적연마 공정으로 제거하여, 각각이 분리된 비트라인 콘택 플러그 및 캐패시터 콘택 플러그를 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 제3 단계는,상기 층간절연 산화막 상에, 비트라인 콘택 플러그 영역 및 캐패시터 콘택 플러그 영역을 오픈시키는 'T'형 또는 'I'형의 식각마스크를 형성하는 단계;상기 식각마스크로 덮이지 않은 상기 층간절연 산화막 및 상기 제2 질화막을 선택적으로 제거하여, 비트라인 콘택 플러그 및 캐패시터 콘택 플러그와 각각 접할 반도체 기판 부분을 노출시키는 단계; 및상기 식각마스크를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 제5 단계에서,염소가 포함된 가스를 사용하여 상기 플러그용 금속막을 전면식각하거나, 또는슬러리의 수소이온농도(pH)를 2 내지 6으로 유지하면서 상기 플러그용 금속막을 화학적기계적 연마하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 제6 단계에서,불소가 포함된 가스를 이용하여 상기 층간절연 산화막을 전면식각하거나, 또는슬러리의 수소이온농도(pH)를 8 내지 11로 유지하면서 상기 층간절연 산화막을 화학적기계적 연마하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성 방법.
- 제 3 항 또는 제 4 항에 있어서,상기 슬러리는실리카계, 세리아계 또는 알루미나계 중 어느 하나인 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성 방법.
- 제 1 항에 있어서,상기 제7 단계는,슬러리의 수소이온농도(pH)를 2 내지 6으로 유지하면서 화학적기계적연마 공정을 실시하는 것을 특징으로 하는 반도체 메모리 소자의 콘택 플러그 형성 방법.
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ID=19628305
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|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444302B1 (ko) * | 2001-12-29 | 2004-08-11 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| KR100546133B1 (ko) * | 2002-07-19 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 형성방법 |
| KR100835505B1 (ko) * | 2002-07-18 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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1999
- 1999-12-22 KR KR1019990060584A patent/KR100553517B1/ko not_active IP Right Cessation
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| KR100835505B1 (ko) * | 2002-07-18 | 2008-06-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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