KR100835505B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 랜딩 플러그(Landing plug)를 먼저 형성하고 게이트전극을 형성함으로써, 상기 게이트전극 형성 이전에 랜딩 플러그를 형성하기 때문에 랜딩 플러그용 콘택과 활성영역간의 얼라인(align)이 용이하여 미스(Miss) 얼라인으로 인한 콘택 저항 증가를 방지하고, 상기 랜딩 플러그 측벽에 형성된 스페이서(Spacer)의 두께로 상기 게이트전극의 폭을 제어하기 때문에 상기 게이트전극의 CD(Critical Dimension)를 감소시키고, 상기 스페이서가 타원 형상으로 형성되기 때문에 게이트전극의 하부부위보다 금속층이 형성된 상부부위의 CD가 커 게이트전극의 RS를 감소시키므로 소자의 고집적화 및 특성을 향상시키는 기술이다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3은 본 발명의 랜딩 플러그를 도시한 레이아웃도.
< 도면의 주요부분에 대한 부호의 설명 >
11,31 : 반도체 기판 13,39 : 게이트 산화막
15 : 게이트전극 17 : 하드 마스크층
19 : 소오스/드레인 영역 21 : 라이너 질화막
23 : 층간 절연막 25,35 : 감광막 패턴
27 : 다결정 실리콘층 29 : 랜딩 플러그
33 : 제 1 다결정 실리콘층 33a : 라인패턴
33b : 랜딩 플러그 37 : 제 1 질화막 스페이서
41 : 제 2 다결정 실리콘층 43 : 텅스텐층
45 : 제 2 질화막 47 : 절연막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 랜딩 플러그(Landing plug)를 먼저 형성하고 게이트전극을 형성하여 소자의 고집적화 및 특성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(13)을 개재한 게이트전극(15)을 형성한다. 이때, 상기 게이트전극(15)은 그 상부에 하드 마스크(Hard mask)층(17)을 구비한다.
그리고, 상기 반도체 기판(11) 표면내의 게이트전극(15) 양측에 소오스 영역/드레인 영역(19)을 형성한다.
이어, 상기 게이트전극(15)을 포함한 반도체 기판(11) 상에 라이너(Liner) 질화막(21)을 형성한다.
그리고, 상기 라이너 질화막(21) 상에 층간 절연막(23)을 형성하고 평탄화 시킨다.
도 1b를 참조하면, 상기 층간 절연막(23) 상에 감광막을 도포한다.
그리고, 랜딩 플러그 형성용 마스크로 상기 감광막을 노광하고 현상하여 감광막 패턴(Pattern)(25)을 형성한다.
이어, 상기 감광막 패턴(25)을 마스크로 상기 층간 절연막(23)을 식각하여 랜딩 플러그용 콘택홀을 형성한다.
도 1c를 참조하면, 상기 감광막 패턴(25)을 제거하고, 상기 층간 절연막(23)을 포함한 전면에 다결정 실리콘층(27)을 형성하고, 상기 층간 절연막(23)을 식각 종말층으로 상기 다결정 실리콘층(27)을 에치백(Etch-back)한다.
도 1d를 참조하면, 상기 라이너 질화막(21)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 상기 층간 절연막(23)과 다결정 실리콘층(27)을 식각하여 서로 격리된 랜딩 플러그(29)를 형성한다.
종래의 반도체 소자의 제조 방법은 상부에 질화막이 구비된 금속 게이트전극을 포함한 반도체 기판 상에 셀부에 형성되는 랜딩 플러그용 콘택홀이 구비된 층간 산화막을 형성하고, 상기 랜딩 플러그용 콘택홀에 랜딩 플러그를 형성하기 때문에 상기 금속 게이트전극간에 브릿지(Bridge)가 발생할 수 있고, 소자의 고집적화에 따른 상기 금속 게이트전극의 CD(Critical Dimension) 감소에 한계가 있으며, 랜딩 플러그용 콘택과 활성영역간의 미스 얼라인(Miss align)으로 콘택 저항이 증가되어 소자의 고집적화 및 특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 랜딩 플러그를 먼저 형성하고 게이트전극을 형성함으로써, 랜딩 플러그용 콘택과 활성영역간의 얼라인이 용이하고 상기 게이트전극의 CD를 감소시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명은,
반도체 기판 상에 제 1 도전층을 형성하는 단계와,
라인 타입의 랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 제 1 도전층을 식각하여 라인패턴을 형성하는 단계와,
상기 라인패턴 측벽에 제 1 질화막 스페이서를 형성하는 단계와,
상기 노출된 반도체 기판 상에 게이트 산화막을 성장시키는 단계와,
상기 게이트 산화막을 포함한 전면에 제 2 도전층을 형성하고, 리세스 공정을 진행하는 단계와,
상기 제 2 도전층을 포함한 전면에 금속층을 형성하는 단계와,
상기 라인패턴의 상부부위를 타겟으로 상기 금속층, 제 1 질화막 스페이서 및 라인 패턴을 전면 식각하되, 상기 식각 공정으로 상기 제 2 도전층과 금속층 적층 구조의 금속 게이트전극을 형성하는 단계와,
상기 금속 게이트전극의 보호막인 제 2 질화막을 전면에 형성하는 단계와,
랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 제 2 질화막과 라인패턴을 식각하여 랜딩 플러그를 형성하는 단계와,
상기 랜딩 플러그 사이의 반도체 기판 상에 절연막을 형성하여 평탄화 하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,
상기 제 1 도전층을 다결정 실리콘층 또는 에피택셜층으로 형성하는 것과,
상기 다결정 실리콘층을 550 ∼ 650℃의 증착 온도에서 1800 ∼ 2200Å의 두 께로 형성하는 것과,
상기 에피택셜층을 900 ∼ 950℃ 온도의 SEG 공정에 의해 1800 ∼ 2200Å의 두께로 성장하는 것과,
상기 제 2 도전층을 550 ∼ 650℃의 증착 온도에서 600 ∼ 800Å의 두께로 형성하는 것과,
상기 금속층을 200 ∼ 400℃ 온도의 플라즈마 장비를 사용하여 700 ∼ 1000Å 두께의 텅스텐층으로 형성하는 것과,
상기 전면 식각 공정은 상기 금속층의 표면으로부터 800 ∼ 1100Å의 식각 타겟으로 물질간의 선택비가 없는 슬러리를 사용하는 화학적 기계 연마 방법으로 실시하는 것과,
상기 제 2 질화막을 300 ∼ 700Å의 두께로 형성하는 것을 특징으로 한다.
본 발명의 원리는 랜딩 플러그를 먼저 형성하고 게이트전극을 형성함으로써, 상기 게이트전극 형성 이전에 랜딩 플러그를 형성하기 때문에 랜딩 플러그용 콘택과 활성영역간의 얼라인이 용이하여 미스 얼라인으로 인한 콘택 저항 증가를 방지하고, 상기 랜딩 플러그 측벽에 형성된 스페이서(Spacer)의 두께로 상기 게이트전극의 폭을 제어하기 때문에 상기 게이트전극의 CD를 감소시키고, 상기 스페이서가 타원 형상으로 형성되기 때문에 게이트전극의 하부부위보다 금속층이 형성된 상부부위의 CD가 커 게이트전극의 RS를 감소시키기 위한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(31) 상에 550 ∼ 650℃의 증착 온도로 1800 ∼ 2200Å 두께의 제 1 다결정 실리콘층(33)을 형성한다. 이때, 상기 제 1 다결정 실리콘층(33) 대신에 상기 반도체 기판(31) 상에 900 ∼ 950℃ 온도의 SEG(Selective Epitaxial Growth) 공정으로 1800 ∼ 2200Å 두께의 에피택셜층을 성장시킬 수 있다.
도 2b를 참조하면, 상기 제 1 다결정 실리콘층(33) 상에 감광막을 도포하고, 상기 감광막을 라인 타입(Line type)의 랜딩 플러그가 형성될 부위에만 남도록 선택적으로 노광하고, 현상하여 감광막 패턴(35)을 형성한다.
그리고, 상기 감광막 패턴(35)을 마스크로 상기 제 1 다결정 실리콘층(33)을 식각하여 라인패턴(33a)을 형성한다.
도 2c를 참조하면, 상기 감광막 패턴(35)을 제거하고, 상기 라인패턴(33a)을 포함한 반도체 기판(31) 상에 제 1 질화막을 형성하고, 에치백하여 상기 라인패턴(33a) 측벽에 제 1 질화막 스페이서(37)를 형성한다.
도 2d를 참조하면, 열 산화 공정으로 상기 노출된 반도체 기판(31) 상에 게이트 산화막(39)을 성장시킨다.
그리고, 상기 게이트 산화막(39)을 포함한 전면에 550 ∼ 650℃의 증착 온도로 600 ∼ 800Å 두께의 제 2 다결정 실리콘층(41)을 형성하고, 리세스(Recess) 공정을 진행하여 금속 게이트전극 하부부위를 형성한다.
도 2e를 참조하면, 상기 제 2 다결정 실리콘층(41)을 포함한 전면에 200 ∼ 400℃ 온도의 플라즈마(Plasma) 장비를 사용하여 700 ∼ 1000Å 두께의 텅스텐층(43)을 형성한다.
그리고, 상기 랜딩 플러그(33a)의 상부부위를 타겟(Target)으로 즉 상기 텅스텐층(43)의 표면으로부터 800 ∼ 1100Å의 식각 타겟으로 물질간의 선택비가 없는 슬러리(Slurry)를 사용하는 화학적 기계 연마 방법으로 상기 텅스텐층(43), 제 1 질화막 스페이서(37) 및 라인 패턴(33a)을 식각한다. 이때, 상기 식각 공정으로 상기 제 2 다결정 실리콘층(41)과 텅스텐층(43) 적층 구조의 금속 게이트전극을 형성한다.
도 2f를 참조하면, 상기 금속 게이트전극을 포함한 전면에 300 ∼ 700Å 두께의 제 2 질화막(45)을 형성한다.
도 3은 본 발명의 랜딩 플러그를 도시한 레이아웃도이다.
그 후속 공정으로서, 도 3을 참조하면, 랜딩 플러그 콘택용 마스크를 사용한 사진식각 공정으로 상기 제 2 질화막(45)을 식각하고, 상기 라인 패턴(33a)을 식각하여 랜딩 플러그(33b)를 형성한다.
이어, 전면에 절연막(47)을 형성하고, 평탄화 공정을 진행한다.
본 발명에 있어서, 소오스/드레인 영역은 상술한 본 발명의 공정을 진행하기 전에 미리 정의된 부위에 임플란트(Implant) 공정 등을 진행하여 형성한다.
본 발명의 반도체 소자의 제조 방법은 랜딩 플러그를 먼저 형성하고 게이트전극을 형성함으로써, 상기 게이트전극 형성 이전에 랜딩 플러그를 형성하기 때문 에 랜딩 플러그용 콘택과 활성영역간의 얼라인이 용이하여 미스 얼라인으로 인한 콘택 저항 증가를 방지하고, 상기 랜딩 플러그 측벽에 형성된 스페이서의 두께로 상기 게이트전극의 폭을 제어하기 때문에 상기 게이트전극의 CD를 감소시키고, 상기 스페이서가 타원 형상으로 형성되기 때문에 게이트전극의 하부부위보다 금속층이 형성된 상부부위의 CD가 커 게이트전극의 RS를 감소시키므로 소자의 고집적화 및 특성을 향상시키는 효과가 있다.
Claims (8)
- 반도체 기판 상에 제 1 도전층을 형성하는 단계와,라인 타입의 랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 제 1 도전층을 식각하여 라인패턴을 형성하는 단계와,상기 라인패턴 측벽에 제 1 질화막 스페이서를 형성하는 단계와,상기 노출된 반도체 기판 상에 게이트 산화막을 성장시키는 단계와,상기 게이트 산화막을 포함한 전면에 제 2 도전층을 형성하고, 리세스 공정을 진행하는 단계와,상기 제 2 도전층을 포함한 전면에 금속층을 형성하는 단계와,상기 라인패턴의 상부부위를 타겟으로 상기 금속층, 제 1 질화막 스페이서 및 라인 패턴을 전면 식각하되, 상기 식각 공정으로 상기 제 2 도전층과 금속층 적층 구조의 금속 게이트전극을 형성하는 단계와,상기 금속 게이트전극의 보호막인 제 2 질화막을 전면에 형성하는 단계와,랜딩 플러그용 마스크를 사용한 사진식각 공정으로 상기 제 2 질화막과 라인패턴을 식각하여 랜딩 플러그를 형성하는 단계와,상기 랜딩 플러그 사이의 반도체 기판 상에 절연막을 형성하여 평탄화 하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 도전층을 다결정 실리콘층 또는 에피택셜층으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 다결정 실리콘층을 550 ∼ 650℃의 증착 온도에서 1800 ∼ 2200Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 에피택셜층을 900 ∼ 950℃ 온도의 SEG 공정에 의해 1800 ∼ 2200Å의 두께로 성장함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 도전층을 550 ∼ 650℃의 증착 온도에서 600 ∼ 800Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속층을 200 ∼ 400℃ 온도의 플라즈마 장비를 사용하여 700 ∼ 1000Å 두께의 텅스텐층으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 전면 식각 공정은 상기 금속층의 표면으로부터 800 ∼ 1100Å의 식각 타겟으로 물질간의 선택비가 없는 슬러리를 사용하는 화학적 기계 연마 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 질화막을 300 ∼ 700Å의 두께로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
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| KR20010061080A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체소자의 제조방법 |
| KR20010063497A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 메모리 소자의 콘택 플러그 형성 방법 |
-
2002
- 2002-07-18 KR KR1020020042118A patent/KR100835505B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063497A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 메모리 소자의 콘택 플러그 형성 방법 |
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