JPH0661255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0661255A JPH0661255A JP20768592A JP20768592A JPH0661255A JP H0661255 A JPH0661255 A JP H0661255A JP 20768592 A JP20768592 A JP 20768592A JP 20768592 A JP20768592 A JP 20768592A JP H0661255 A JPH0661255 A JP H0661255A
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Abstract
(57)【要約】
【目的】配線層をスパッタ法で成膜しても十分な段差被
覆性の得られる配線層と拡散層のコンタクトを中間配線
層と自己整合的に形成する。 【構成】トランジスタ上に第１の絶縁膜（ｂ），第２の
絶縁膜（７）を成膜し平坦化した後、フォトレジスト膜
８をマスクとしてコンタクト孔の開口面がゲート電極上
に延在する溝９ａを等方性エッチングにより形成し、続
いてドライエッチングを行うことにより、コンタクトの
アスペクト比を小さくする。
覆性の得られる配線層と拡散層のコンタクトを中間配線
層と自己整合的に形成する。 【構成】トランジスタ上に第１の絶縁膜（ｂ），第２の
絶縁膜（７）を成膜し平坦化した後、フォトレジスト膜
８をマスクとしてコンタクト孔の開口面がゲート電極上
に延在する溝９ａを等方性エッチングにより形成し、続
いてドライエッチングを行うことにより、コンタクトの
アスペクト比を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線と拡散層を電気的に接続するためのコン
タクト孔を中間配線層と自己整合的に形成するセルフア
ラインコンタクトの形成方法に関する。
関し、特に配線と拡散層を電気的に接続するためのコン
タクト孔を中間配線層と自己整合的に形成するセルフア
ラインコンタクトの形成方法に関する。
【０００２】
【従来の技術】層次の異なる配線間を電気的に接続する
ためのコンタクト孔を中間配線層と自己整合的に形成す
るセルフアラインコンタクト技術は今後の半導体集積回
路の寸法縮小のために必須となると考えられる。
ためのコンタクト孔を中間配線層と自己整合的に形成す
るセルフアラインコンタクト技術は今後の半導体集積回
路の寸法縮小のために必須となると考えられる。
【０００３】従来の代表的なセルフアラインコンタクト
の形成方法について図を参照して説明する。
の形成方法について図を参照して説明する。
【０００４】図３（ａ）に示すように、Ｐ型シリコン基
板１上の分離領域に周知の選択酸化（ＬＯＣＯＳ）技術
を用いてフィールド酸化膜２を形成した後、全面にゲー
ト酸化膜３、ゲート電極となる多結晶シリコン膜、酸化
シリコン膜を順次成膜しフォトリソグラフィ技術を用い
てゲート電極４のパターンに酸化シリコン膜１５、多結
晶シリコン膜をパターニングする。
板１上の分離領域に周知の選択酸化（ＬＯＣＯＳ）技術
を用いてフィールド酸化膜２を形成した後、全面にゲー
ト酸化膜３、ゲート電極となる多結晶シリコン膜、酸化
シリコン膜を順次成膜しフォトリソグラフィ技術を用い
てゲート電極４のパターンに酸化シリコン膜１５、多結
晶シリコン膜をパターニングする。
【０００５】その後、図３（ｂ）に示すように、全面に
段差被覆性の良好な減圧ＣＶＤ法を用いて層間絶縁膜と
なる酸化シリコン膜６を成膜しフォトリソグラフィを用
いてフォトレジスト膜８をパターニングした後、異方性
エッチングを用いて、図３（ｃ）に示すように、酸化シ
リコン膜６をパターニングした後、異方性エッチングを
用いて、図３（ｃ）に示すように、酸化シリコン膜６を
パターニングしてコンタクト孔を形成する。
段差被覆性の良好な減圧ＣＶＤ法を用いて層間絶縁膜と
なる酸化シリコン膜６を成膜しフォトリソグラフィを用
いてフォトレジスト膜８をパターニングした後、異方性
エッチングを用いて、図３（ｃ）に示すように、酸化シ
リコン膜６をパターニングした後、異方性エッチングを
用いて、図３（ｃ）に示すように、酸化シリコン膜６を
パターニングしてコンタクト孔を形成する。
【０００６】この後成膜される配線層とゲート電極の間
はあらかじめゲート電極上に成膜されていた酸化シリコ
ン膜２とコンタクト孔のエッチングにより形成される側
壁酸化膜６ａとにより絶縁されるので図３（ｂ）を参照
して説明した工程でマスクのコンタクトとゲート電極の
マージンは目合せ精度の限界まで小さくすることができ
る。
はあらかじめゲート電極上に成膜されていた酸化シリコ
ン膜２とコンタクト孔のエッチングにより形成される側
壁酸化膜６ａとにより絶縁されるので図３（ｂ）を参照
して説明した工程でマスクのコンタクトとゲート電極の
マージンは目合せ精度の限界まで小さくすることができ
る。
【０００７】従来のセルフアラインコンタクトの形成方
法の別の例について図４を参照して説明する。
法の別の例について図４を参照して説明する。
【０００８】図４（ａ）に示すように、Ｐ型シリコン基
板１上の分離領域にフィールド酸化膜２を形成した後全
面にゲート酸化膜３，ゲート電極となる多結晶シリコン
膜を成膜しフォトリソグラフィ技術を用いてゲート電極
をパターニングする。
板１上の分離領域にフィールド酸化膜２を形成した後全
面にゲート酸化膜３，ゲート電極となる多結晶シリコン
膜を成膜しフォトリソグラフィ技術を用いてゲート電極
をパターニングする。
【０００９】続いて層間絶縁膜として酸化シリコン膜
６，リフロー性を有する不純物を添加したＢＰＳＧ膜７
などの酸化シリコン絶縁膜を成膜し熱処理を行うことよ
り平坦化を行った後、フォトリソグラフィを用いてフォ
トレジスト膜８にコンタクト孔のパターニングを行い、
異方性エッチングにより層間絶縁膜（７，６）をエッチ
ングすることにより第１のコンタクト孔１１を形成す
る。
６，リフロー性を有する不純物を添加したＢＰＳＧ膜７
などの酸化シリコン絶縁膜を成膜し熱処理を行うことよ
り平坦化を行った後、フォトリソグラフィを用いてフォ
トレジスト膜８にコンタクト孔のパターニングを行い、
異方性エッチングにより層間絶縁膜（７，６）をエッチ
ングすることにより第１のコンタクト孔１１を形成す
る。
【００１０】フォトレジスト膜８を除去した後、図４
（ｂ）に示すように、全面に段差被覆性の良好な酸化シ
リコン膜１２を成膜し異方性エッチングを用いてエッチ
バックすることにより図４（ｃ）に示すように、第１の
コンタクト孔１１の側壁に酸化シリコン膜からなる絶縁
性スペーサ１３を形成して第２のコンタクト孔１４を得
る。
（ｂ）に示すように、全面に段差被覆性の良好な酸化シ
リコン膜１２を成膜し異方性エッチングを用いてエッチ
バックすることにより図４（ｃ）に示すように、第１の
コンタクト孔１１の側壁に酸化シリコン膜からなる絶縁
性スペーサ１３を形成して第２のコンタクト孔１４を得
る。
【００１１】この後成膜される配線層とゲート電極の間
は絶縁性スペーサ１３により絶縁されるので図４（ａ）
を参照して説明した工程で用いるマスク・コンタクト・
ゲートマージンは前述の例と同様に目合せ精度の限界ま
で小さくすることができる。
は絶縁性スペーサ１３により絶縁されるので図４（ａ）
を参照して説明した工程で用いるマスク・コンタクト・
ゲートマージンは前述の例と同様に目合せ精度の限界ま
で小さくすることができる。
【００１２】
【発明が解決しようとする課題】前述した従来のセルフ
アラインコンタクトの形成方法の第１の例では、ゲート
電極上に酸化シリコン膜１５が必要となるためゲート電
極パターンの有，無による段差が大きくなるので上層の
配線のパターニングが困難になるという問題点があっ
た。
アラインコンタクトの形成方法の第１の例では、ゲート
電極上に酸化シリコン膜１５が必要となるためゲート電
極パターンの有，無による段差が大きくなるので上層の
配線のパターニングが困難になるという問題点があっ
た。
【００１３】第２の例では配線層の下層が平坦化されて
いるので上層の配線のパターニングは容易にはなってい
るが、第１の例、第２の例ともコンタクト孔の深さが深
いためにアスペクト比が大きくなり上層の配線をスパッ
タ法等を用いて成膜した場合には十分な段差被覆性が得
られないために上層の配線の構造やこのようなセルフア
ラインコンタクトを用いる工程が制限されてしまうとい
う問題点があった。
いるので上層の配線のパターニングは容易にはなってい
るが、第１の例、第２の例ともコンタクト孔の深さが深
いためにアスペクト比が大きくなり上層の配線をスパッ
タ法等を用いて成膜した場合には十分な段差被覆性が得
られないために上層の配線の構造やこのようなセルフア
ラインコンタクトを用いる工程が制限されてしまうとい
う問題点があった。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型の半導体基板上にＭＯＳトランジス
タを形成する工程と、該トランジスタ上に第１の絶縁膜
を成膜する工程と、該第１の絶縁膜上に前記第１の絶縁
膜と膜質の異なる第２の絶縁膜を成膜し平坦化を行う工
程と、フォトレジスト膜をマスクとして開口面が前記ト
ランジスタのゲート電極上に延在するように等方性エッ
チングで所定深さの溝を形成する工程と、前記フォトレ
ジスト膜をマスクとして異方性エッチングを行うことに
より前記溝の底部をエッチングして第１のコンタクト孔
を開孔する工程と、前記フォトレジスト膜を除去する工
程と、段差被覆性の良好な第３の絶縁膜を堆積する工程
と、異方性エッチングを用いてエッチバックすることに
より前記第１のコンタクト孔部において前記半導体基板
の表面を露出させ前記第１のコンタクト孔の側面に絶縁
性スペーサを設けた第２のコンタクト孔を形成する工程
と、前記第２のコンタクト孔部で前記半導体基板に接触
する配線層を形成する工程とを有するというものであ
る。
造方法は、一導電型の半導体基板上にＭＯＳトランジス
タを形成する工程と、該トランジスタ上に第１の絶縁膜
を成膜する工程と、該第１の絶縁膜上に前記第１の絶縁
膜と膜質の異なる第２の絶縁膜を成膜し平坦化を行う工
程と、フォトレジスト膜をマスクとして開口面が前記ト
ランジスタのゲート電極上に延在するように等方性エッ
チングで所定深さの溝を形成する工程と、前記フォトレ
ジスト膜をマスクとして異方性エッチングを行うことに
より前記溝の底部をエッチングして第１のコンタクト孔
を開孔する工程と、前記フォトレジスト膜を除去する工
程と、段差被覆性の良好な第３の絶縁膜を堆積する工程
と、異方性エッチングを用いてエッチバックすることに
より前記第１のコンタクト孔部において前記半導体基板
の表面を露出させ前記第１のコンタクト孔の側面に絶縁
性スペーサを設けた第２のコンタクト孔を形成する工程
と、前記第２のコンタクト孔部で前記半導体基板に接触
する配線層を形成する工程とを有するというものであ
る。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１（ａ）〜（ｃ）は本発明の第１の実施
例のセルフアラインコンタクトの形成方法を説明するた
めの工程順断面図である。
例のセルフアラインコンタクトの形成方法を説明するた
めの工程順断面図である。
【００１７】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１上の分離領域に周知のＬＯＣＯＳ技術を用い
て厚さ約４００ｎｍのフィールド酸化膜２を成長して素
子形成領域を区画する。次にトランジスタの閾値電圧調
節用のイオン注入を行い、素子形成領域全面に厚さ約１
５ｎｍのゲート酸化膜３，厚さ約２５０ｎｍの多結晶シ
リコン膜を成膜し、フォトリソグラフィを用いてゲート
電極４のパターニングを行う。
コン基板１上の分離領域に周知のＬＯＣＯＳ技術を用い
て厚さ約４００ｎｍのフィールド酸化膜２を成長して素
子形成領域を区画する。次にトランジスタの閾値電圧調
節用のイオン注入を行い、素子形成領域全面に厚さ約１
５ｎｍのゲート酸化膜３，厚さ約２５０ｎｍの多結晶シ
リコン膜を成膜し、フォトリソグラフィを用いてゲート
電極４のパターニングを行う。
【００１８】次に周知のＬＤＤ形成技術を用いてＮ- お
よびＮ+ 型拡散層から成るソース・ドレイン領域を形成
する。ただし、図１（ａ）ではソース・ドレイン領域を
便宜上単にＮ型拡散層５として表示した。続いて減圧Ｃ
ＶＤ法を用いて厚さ約１００ｎｍの酸化シリコン膜６，
厚さ約２５０ｎｍのＢＰＳ膜７を順次成膜し窒素雰囲気
中で熱処理することによりＢＰＳＧ膜をリフローさせ表
面の平坦化を行う。フォトリソグラフィ技術を用いてフ
ォトレジスト膜８にコンタクトのパターニングを行った
後、フッ酸系の溶液を用いて約１５０ｎｍのＢＰＳＧ膜
を等方的にエッチングして溝９ａを形成し、引き続いて
異方性のドライエッチングを用いて溝９ａの底部のＢＰ
ＳＧ膜７，酸化シリコン膜６に第１のコンタクト孔１１
ａを開孔する。
よびＮ+ 型拡散層から成るソース・ドレイン領域を形成
する。ただし、図１（ａ）ではソース・ドレイン領域を
便宜上単にＮ型拡散層５として表示した。続いて減圧Ｃ
ＶＤ法を用いて厚さ約１００ｎｍの酸化シリコン膜６，
厚さ約２５０ｎｍのＢＰＳ膜７を順次成膜し窒素雰囲気
中で熱処理することによりＢＰＳＧ膜をリフローさせ表
面の平坦化を行う。フォトリソグラフィ技術を用いてフ
ォトレジスト膜８にコンタクトのパターニングを行った
後、フッ酸系の溶液を用いて約１５０ｎｍのＢＰＳＧ膜
を等方的にエッチングして溝９ａを形成し、引き続いて
異方性のドライエッチングを用いて溝９ａの底部のＢＰ
ＳＧ膜７，酸化シリコン膜６に第１のコンタクト孔１１
ａを開孔する。
【００１９】フォトレジスト膜８を除去し、段差被覆性
の良好な減圧ＣＶＤ法を用いて、図１（ｂ）に示すよう
に、厚さ約１００ｎｍの酸化シリコン膜９を成膜し、異
方性エッチングを用いて全面をエッチバックすることに
より、図１（ｃ）に示すように、第１のコンタクト孔１
１ａの側壁に酸化シリコン膜を絶縁性スペーサ１３ａと
して残す。
の良好な減圧ＣＶＤ法を用いて、図１（ｂ）に示すよう
に、厚さ約１００ｎｍの酸化シリコン膜９を成膜し、異
方性エッチングを用いて全面をエッチバックすることに
より、図１（ｃ）に示すように、第１のコンタクト孔１
１ａの側壁に酸化シリコン膜を絶縁性スペーサ１３ａと
して残す。
【００２０】通常の酸化シリコン膜のドライエッチング
の条件ではＢＰＳＧ膜のエッチレートは酸化シリコン膜
のエッチレートの約１．５倍大きく、また酸化シリコン
膜１２が溝９ａ部で除去されＢＰＳＧ膜７が露出した時
点で終点検出を行うことが可能なので第２のコンタクト
孔１４ａの上部の幅広部の深さを所望の値に調節するこ
とが可能である。
の条件ではＢＰＳＧ膜のエッチレートは酸化シリコン膜
のエッチレートの約１．５倍大きく、また酸化シリコン
膜１２が溝９ａ部で除去されＢＰＳＧ膜７が露出した時
点で終点検出を行うことが可能なので第２のコンタクト
孔１４ａの上部の幅広部の深さを所望の値に調節するこ
とが可能である。
【００２１】本実施例のセルフアラインコンタクトの形
成方法では第２のコンタクト孔の上部が上に広がったテ
ーパー状とすることができるので配線層１５をスパッタ
法を用いて成膜しても十分な段差被覆性を得ることがで
き、良好なコンタクトを実現できる。
成方法では第２のコンタクト孔の上部が上に広がったテ
ーパー状とすることができるので配線層１５をスパッタ
法を用いて成膜しても十分な段差被覆性を得ることがで
き、良好なコンタクトを実現できる。
【００２２】図２（ａ）〜（ｃ）は本発明の第２の実施
例のセルフアラインコンタクトの形成方法を説明するた
めの工程順断面図である。
例のセルフアラインコンタクトの形成方法を説明するた
めの工程順断面図である。
【００２３】前述した実施例と同様にして、図２（ａ）
に示すように、Ｐ型シリコン基板１上にフィールド酸化
膜２，ゲート酸化膜３，ゲート電極４，Ｎ型拡散層５を
形成した後、減圧ＣＶＤ法を用いて厚さ約２００ｎｍの
酸化シリコン膜６を成膜し、続いてシリカ膜形成用の材
料を平坦部で厚さ約１００ｎｍとなるように塗布し熱処
理を加え表面を平坦化してシリカ膜１６を形成した後、
全面をゲート電極上方のシリカ膜１６が完全に除去され
るまでエッチバックする。フォトリソグラフィ技術を用
いてフォトレジスト膜８にコンタクトのパターニングを
行い、フッ酸系の溶液を用いてエッチングすることによ
り拡散層上にコンタクトを開孔する部分のシリカ膜を完
全に除去することにより溝９ｂを形成する。シリカ膜の
エッチレートは酸化シリコン膜のエッチレートと比べて
非常に大きいのでこのエッチングによって酸化シリコン
膜６はほとんどエッチングされない。
に示すように、Ｐ型シリコン基板１上にフィールド酸化
膜２，ゲート酸化膜３，ゲート電極４，Ｎ型拡散層５を
形成した後、減圧ＣＶＤ法を用いて厚さ約２００ｎｍの
酸化シリコン膜６を成膜し、続いてシリカ膜形成用の材
料を平坦部で厚さ約１００ｎｍとなるように塗布し熱処
理を加え表面を平坦化してシリカ膜１６を形成した後、
全面をゲート電極上方のシリカ膜１６が完全に除去され
るまでエッチバックする。フォトリソグラフィ技術を用
いてフォトレジスト膜８にコンタクトのパターニングを
行い、フッ酸系の溶液を用いてエッチングすることによ
り拡散層上にコンタクトを開孔する部分のシリカ膜を完
全に除去することにより溝９ｂを形成する。シリカ膜の
エッチレートは酸化シリコン膜のエッチレートと比べて
非常に大きいのでこのエッチングによって酸化シリコン
膜６はほとんどエッチングされない。
【００２４】その後ドライエッチングにより、図２
（ｂ）に示すように、第１のコンタクト孔１１ｂを開孔
した後、前述した実施例と同様にして第１のコンタクト
孔の側壁に酸化シリコン膜の絶縁性スペーサ１３ｂを形
成する。
（ｂ）に示すように、第１のコンタクト孔１１ｂを開孔
した後、前述した実施例と同様にして第１のコンタクト
孔の側壁に酸化シリコン膜の絶縁性スペーサ１３ｂを形
成する。
【００２５】この実施例のセルフアラインコンタクトの
形成方法ではＢＰＳＧ膜のリフローに必要な高温の熱処
理を行う必要がないのでトランジスタのソース，ドレイ
ン領域の不純物の拡散を抑えることができトランジスタ
の短チャネル化に有利であるという利点を有する。
形成方法ではＢＰＳＧ膜のリフローに必要な高温の熱処
理を行う必要がないのでトランジスタのソース，ドレイ
ン領域の不純物の拡散を抑えることができトランジスタ
の短チャネル化に有利であるという利点を有する。
【００２６】
【発明の効果】以上説明したように本発明におけるセル
フアラインコンタクトの形成方法は半導体基板上に形成
されたＭＯＳトランジスタ上に第１の絶縁膜と第２の絶
縁膜を成膜して平坦化を行った後、フォトレジスト膜を
マスクとして開口面がコンタクト−ゲート間のマージン
が最小となっているゲート電極上に延在するように等方
性のエッチングを行い溝を形成し続いてドライエッチン
グを用いて第１のコンタクト孔を開口した後、全面に段
差被覆性の良好な絶縁膜を成膜し異方性エッチングを用
いて第１のコンタクト孔の開口面（溝部）に第１の絶縁
膜が露出するまでエッチバックして側壁に絶縁性スペー
サを有する第２のコンタクト孔を形成することにより孔
の急峻部の深さが浅くなるようにしたので次いで配線層
をスパッタ法により成膜した場合にも十分な段差被覆性
を確保することができ、断切れなどの不具合のない良好
なコンタクトを実現できる効果がある。
フアラインコンタクトの形成方法は半導体基板上に形成
されたＭＯＳトランジスタ上に第１の絶縁膜と第２の絶
縁膜を成膜して平坦化を行った後、フォトレジスト膜を
マスクとして開口面がコンタクト−ゲート間のマージン
が最小となっているゲート電極上に延在するように等方
性のエッチングを行い溝を形成し続いてドライエッチン
グを用いて第１のコンタクト孔を開口した後、全面に段
差被覆性の良好な絶縁膜を成膜し異方性エッチングを用
いて第１のコンタクト孔の開口面（溝部）に第１の絶縁
膜が露出するまでエッチバックして側壁に絶縁性スペー
サを有する第２のコンタクト孔を形成することにより孔
の急峻部の深さが浅くなるようにしたので次いで配線層
をスパッタ法により成膜した場合にも十分な段差被覆性
を確保することができ、断切れなどの不具合のない良好
なコンタクトを実現できる効果がある。
【図１】本発明の第１の実施例のセルフアラインコンタ
クトの形成方法の説明のため（ａ）〜（ｃ）に分図して
示す工程順断面図である。
クトの形成方法の説明のため（ａ）〜（ｃ）に分図して
示す工程順断面図である。
【図２】本発明の第２の実施例のセルフアラインコンタ
クトの形成方法の説明のため（ａ）〜（ｃ）に分図して
示す工程順断面図である。
クトの形成方法の説明のため（ａ）〜（ｃ）に分図して
示す工程順断面図である。
【図３】従来のセルフアラインコンタクトの形成方法の
一例の説明のため（ａ）〜（ｃ）に分図して示す工程順
断面図である。
一例の説明のため（ａ）〜（ｃ）に分図して示す工程順
断面図である。
【図４】従来のセルフアラインの形成方法の別の例の説
明のため（ａ）〜（ｃ）に分図して示す工程順断面図で
ある。
明のため（ａ）〜（ｃ）に分図して示す工程順断面図で
ある。
１ Ｐシリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ型拡散層 ６ 第１の絶縁膜 ７ 第２の絶縁膜 ８ フォトレジスト膜 ９ａ，９ｂ 溝 １０ａ，１０ｂ 溝の底部 １１，１１ａ，１１ｂ 第１のコンタクト孔 １２ 酸化シリコン膜 １３，１３ａ，１３ｂ 絶縁性スペーサ １４，１４ａ，１４ｂ 第２のコンタクト孔
Claims (1)
- 【請求項１】 一導電型の半導体基板上にＭＯＳトラン
ジスタを形成する工程と、該トランジスタ上に第１の絶
縁膜を成膜する工程と、該第１の絶縁膜上に前記第１の
絶縁膜と膜質の異なる第２の絶縁膜を成膜し平坦化を行
う工程と、フォトレジスト膜をマスクとして開口面が前
記トランジスタのゲート電極上に延在するように等方性
エッチングで所定深さの溝を形成する工程と、前記フォ
トレジスト膜をマスクとして異方性エッチングを行うこ
とにより前記溝の底部をエッチングして第１のコンタク
ト孔を開孔する工程と、前記フォトレジスト膜を除去す
る工程と、段差被覆性の良好な第３の絶縁膜を堆積する
工程と、異方性エッチングを用いてエッチバックするこ
とにより前記第１のコンタクト孔部において前記半導体
基板の表面を露出させ前記第１のコンタクト孔の側面に
絶縁性スペーサを設けた第２のコンタクト孔を形成する
工程と、前記第２のコンタクト孔部で前記半導体基板に
接触する配線層を形成する工程とを有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20768592A JP2822795B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20768592A JP2822795B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661255A true JPH0661255A (ja) | 1994-03-04 |
| JP2822795B2 JP2822795B2 (ja) | 1998-11-11 |
Family
ID=16543885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20768592A Expired - Fee Related JP2822795B2 (ja) | 1992-08-04 | 1992-08-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822795B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100803177B1 (ko) * | 2001-05-14 | 2008-02-14 | 삼성전자주식회사 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
-
1992
- 1992-08-04 JP JP20768592A patent/JP2822795B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100803177B1 (ko) * | 2001-05-14 | 2008-02-14 | 삼성전자주식회사 | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
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| Publication number | Publication date |
|---|---|
| JP2822795B2 (ja) | 1998-11-11 |
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