JPH05226466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05226466A JPH05226466A JP2411392A JP2411392A JPH05226466A JP H05226466 A JPH05226466 A JP H05226466A JP 2411392 A JP2411392 A JP 2411392A JP 2411392 A JP2411392 A JP 2411392A JP H05226466 A JPH05226466 A JP H05226466A
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- Japan
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- insulating film
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- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 溝による素子分離領域の形成方法に関し、溝
埋込絶縁膜からの不純物拡散によるトランジスタ特性の
変動を防ぎ、ゲート酸化膜の膜質を向上させる。またそ
れと共に、どの様な幅の分離領域の形成をも可能にす
る。 【構成】 シリコン基板１上にゲート酸化膜２、多結晶
シリコン膜３、ＢＰＳＧ膜４を形成した後、フォトレジ
スト膜５を用いて溝素子分離領域６に開口部を形成す
る。次にエッチングレートの小さいＣＶＤ酸化膜９とエ
ッチングレートの大きいＢＰＳＧ膜１０を堆積して溝８
を埋めた後、多結晶シリコン膜３をストッパーとしてエ
ッチバックする。次に窒化シリコン膜１１を堆積し、選
択的に除去することにより素子領域７を覆う。さらに、
これをマスクに選択酸化を行いフィールド酸化膜１２を
形成する。次に窒化シリコン膜１１を除去した後、全面
にシリサイド配線を形成する。これと多結晶シリコン膜
３とを選択的に除去してポリサイドゲート電極１６を形
成する。
埋込絶縁膜からの不純物拡散によるトランジスタ特性の
変動を防ぎ、ゲート酸化膜の膜質を向上させる。またそ
れと共に、どの様な幅の分離領域の形成をも可能にす
る。 【構成】 シリコン基板１上にゲート酸化膜２、多結晶
シリコン膜３、ＢＰＳＧ膜４を形成した後、フォトレジ
スト膜５を用いて溝素子分離領域６に開口部を形成す
る。次にエッチングレートの小さいＣＶＤ酸化膜９とエ
ッチングレートの大きいＢＰＳＧ膜１０を堆積して溝８
を埋めた後、多結晶シリコン膜３をストッパーとしてエ
ッチバックする。次に窒化シリコン膜１１を堆積し、選
択的に除去することにより素子領域７を覆う。さらに、
これをマスクに選択酸化を行いフィールド酸化膜１２を
形成する。次に窒化シリコン膜１１を除去した後、全面
にシリサイド配線を形成する。これと多結晶シリコン膜
３とを選択的に除去してポリサイドゲート電極１６を形
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に溝への堆積絶縁膜の埋込みを利用しながらど
のような幅の分離領域をも形成することを可能にする製
造方法に関する。
関し、特に溝への堆積絶縁膜の埋込みを利用しながらど
のような幅の分離領域をも形成することを可能にする製
造方法に関する。
【０００２】
【従来の技術】従来の溝を用いる素子分離領域の形成方
法を図５を用いて説明する。
法を図５を用いて説明する。
【０００３】まず図５（ａ）に示す様に、Ｐ型のシリコ
ン基板１上に第１の酸化膜１４を形成する。続いてその
上に多結晶シリコン膜３を形成する。次にフォトレジス
ト膜５を形成したのち、溝素子分離領域６となる所のみ
開孔する。次にこのフォトレジスト膜５をマスクに多結
晶シリコン膜３及び第１の酸化膜１４、シリコン基板１
をエッチングし、溝８を形成する。
ン基板１上に第１の酸化膜１４を形成する。続いてその
上に多結晶シリコン膜３を形成する。次にフォトレジス
ト膜５を形成したのち、溝素子分離領域６となる所のみ
開孔する。次にこのフォトレジスト膜５をマスクに多結
晶シリコン膜３及び第１の酸化膜１４、シリコン基板１
をエッチングし、溝８を形成する。
【０００４】次に図５（ｂ）に示す様に熱酸化により第
２の酸化膜１５を形成したのち、全面にＢＰＳＧ膜１０
をＣＶＤ法により堆積し、９００℃程度の熱処理により
これをリフローし溝８を埋める。次に図６（ａ）に示す
様に、多結晶シリコン膜３をストッパーとしてＢＰＳＧ
膜１０及び第２の酸化膜１５をエッチングすると、ＢＰ
ＳＧ膜が埋め込まれた溝素子分離領域が形成される。次
にエッチバックのストッパーの役割を終えた多結晶シリ
コン膜３を完全に除去したのち、全面に窒化シリコン膜
１１を形成する。さらにこれを選択的にエッチングし、
熱酸化を行うことにより、図６（ｂ）に示す様にフィー
ルド酸化膜１２が形成される。次に選択酸化のマスクと
なった窒化シリコン膜１１及び第１の酸化膜１４を除去
し、新たにゲート酸化膜２を形成する。続いて全面に多
結晶シリコン膜及びタングステンシリサイド等のシリサ
イド膜を形成し、パターニングしてポリサイドゲート電
極１６を形成する。この際溝のＢＰＳＧ膜１０が後退し
ているためゲート酸化膜のエッジ１７が生じている。
２の酸化膜１５を形成したのち、全面にＢＰＳＧ膜１０
をＣＶＤ法により堆積し、９００℃程度の熱処理により
これをリフローし溝８を埋める。次に図６（ａ）に示す
様に、多結晶シリコン膜３をストッパーとしてＢＰＳＧ
膜１０及び第２の酸化膜１５をエッチングすると、ＢＰ
ＳＧ膜が埋め込まれた溝素子分離領域が形成される。次
にエッチバックのストッパーの役割を終えた多結晶シリ
コン膜３を完全に除去したのち、全面に窒化シリコン膜
１１を形成する。さらにこれを選択的にエッチングし、
熱酸化を行うことにより、図６（ｂ）に示す様にフィー
ルド酸化膜１２が形成される。次に選択酸化のマスクと
なった窒化シリコン膜１１及び第１の酸化膜１４を除去
し、新たにゲート酸化膜２を形成する。続いて全面に多
結晶シリコン膜及びタングステンシリサイド等のシリサ
イド膜を形成し、パターニングしてポリサイドゲート電
極１６を形成する。この際溝のＢＰＳＧ膜１０が後退し
ているためゲート酸化膜のエッジ１７が生じている。
【０００５】この操作により、素子領域７を溝素子分離
領域６で完全に分離し、その他をフィールド酸化膜１２
により分離することができる。
領域６で完全に分離し、その他をフィールド酸化膜１２
により分離することができる。
【０００６】
【発明が解決しようとする課題】上述した従来の溝によ
る素子分離領域の形成方法では、溝分離領域を形成した
後にケート酸化膜を形成するため、溝埋込ＢＰＳＧ膜か
らのボロン、リンのアウトディフュージョンによりトラ
ンジスタのしきい値電圧が変動する。また、溝の端部に
おいて、ゲート酸化膜がエッジをもつため電界集中によ
り耐圧、リーク電流特性に変動が生ずる。そのため半導
体装置の信頼性および歩留りを低下させるという問題点
があった。
る素子分離領域の形成方法では、溝分離領域を形成した
後にケート酸化膜を形成するため、溝埋込ＢＰＳＧ膜か
らのボロン、リンのアウトディフュージョンによりトラ
ンジスタのしきい値電圧が変動する。また、溝の端部に
おいて、ゲート酸化膜がエッジをもつため電界集中によ
り耐圧、リーク電流特性に変動が生ずる。そのため半導
体装置の信頼性および歩留りを低下させるという問題点
があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板にゲート絶縁膜を介して多結晶シ
リコン膜及び第１の絶縁膜を順次形成する工程と、素子
分離領域の前記第１の絶縁膜と前記多結晶シリコン膜及
び前記ゲート絶縁膜を選択的にエッチングしてさらに前
記第１の絶縁膜と自己整合的に前記半導体基板をエッチ
ングし溝を形成する工程と、この溝を含む全面上に第２
の絶縁膜と前記第２の絶縁膜よりエッチングレートが大
である第３の絶縁膜を形成し溝を埋める工程と、前記多
結晶シリコン膜をストッパーとして前記第３の絶縁膜と
前記第２の絶縁膜及び前記第１の絶縁膜をエッチバック
し前記溝内に前記第２及び第３の絶縁膜を残存させる工
程と、半導体基板上全面に窒化シリコン膜を形成する工
程と、前記窒化シリコン膜を選択的にエッチングした
後、前記窒化シリコン膜をマスクに選択酸化を行ないフ
ィールド絶縁膜を形成する工程と、前記窒化シリコン膜
をエッチングにより完全に除去する工程と、前記半導体
基板上全面に導電性膜を堆積する工程と、前記導電性膜
及び前記多結晶シリコン膜を選択的に除去してゲート電
極を形成する工程とを含むものである。
造方法は、半導体基板にゲート絶縁膜を介して多結晶シ
リコン膜及び第１の絶縁膜を順次形成する工程と、素子
分離領域の前記第１の絶縁膜と前記多結晶シリコン膜及
び前記ゲート絶縁膜を選択的にエッチングしてさらに前
記第１の絶縁膜と自己整合的に前記半導体基板をエッチ
ングし溝を形成する工程と、この溝を含む全面上に第２
の絶縁膜と前記第２の絶縁膜よりエッチングレートが大
である第３の絶縁膜を形成し溝を埋める工程と、前記多
結晶シリコン膜をストッパーとして前記第３の絶縁膜と
前記第２の絶縁膜及び前記第１の絶縁膜をエッチバック
し前記溝内に前記第２及び第３の絶縁膜を残存させる工
程と、半導体基板上全面に窒化シリコン膜を形成する工
程と、前記窒化シリコン膜を選択的にエッチングした
後、前記窒化シリコン膜をマスクに選択酸化を行ないフ
ィールド絶縁膜を形成する工程と、前記窒化シリコン膜
をエッチングにより完全に除去する工程と、前記半導体
基板上全面に導電性膜を堆積する工程と、前記導電性膜
及び前記多結晶シリコン膜を選択的に除去してゲート電
極を形成する工程とを含むものである。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１及び図２は、本発明の第１の実施例を説明する
為の工程順に示した半導体チップの断面図と平面図であ
る。
る。図１及び図２は、本発明の第１の実施例を説明する
為の工程順に示した半導体チップの断面図と平面図であ
る。
【０００９】まず図１（ａ）に示す様にＰ型のシリコン
基板１にゲート酸化膜２を１０〜２５nmの厚さに形成す
る。続いて全面に１００〜１５０nmの厚さに基板と逆導
電型の、例えばリンドープの多結晶シリコン膜３及び第
１の絶縁膜として厚さ２００〜３００nmのＢＰＳＧ膜４
を形成する。次に、将来素子領域７となる所を完全に囲
む様に溝素子分離領域６を形成するためフォトレジスト
膜５を用いて、図示の如く０．３〜０．６μm の幅で開
孔する。次にこのフォトレジスト膜５をマスクとして、
ＢＰＳＧ膜４と多結晶シリコン膜３およびゲート酸化膜
２を異方性エッチング法でエッチングし、シリコン基板
１を露出させる。
基板１にゲート酸化膜２を１０〜２５nmの厚さに形成す
る。続いて全面に１００〜１５０nmの厚さに基板と逆導
電型の、例えばリンドープの多結晶シリコン膜３及び第
１の絶縁膜として厚さ２００〜３００nmのＢＰＳＧ膜４
を形成する。次に、将来素子領域７となる所を完全に囲
む様に溝素子分離領域６を形成するためフォトレジスト
膜５を用いて、図示の如く０．３〜０．６μm の幅で開
孔する。次にこのフォトレジスト膜５をマスクとして、
ＢＰＳＧ膜４と多結晶シリコン膜３およびゲート酸化膜
２を異方性エッチング法でエッチングし、シリコン基板
１を露出させる。
【００１０】次に図１（ｂ）に示す様に、フォトレジス
ト膜５を除去したのち、ＢＰＳＧ膜４をマスクとしてシ
リコン基板１のエッチングを行ない、深さ０．５〜１．
５μm の溝８を形成する。
ト膜５を除去したのち、ＢＰＳＧ膜４をマスクとしてシ
リコン基板１のエッチングを行ない、深さ０．５〜１．
５μm の溝８を形成する。
【００１１】次に図１（ｃ）に示す様に、ＣＶＤ法によ
り全面に第２の絶縁膜としてノンドープの酸化シリコン
膜（以下ＣＶＤ酸化膜という）９を１００〜２００nm被
膜する。続いて溝８を完全に埋め込むために第３の絶縁
膜として、ＣＶＤ酸化膜９よりエッチングレートの大き
いＢＰＳＧ膜１０を０．５〜２．０μm の厚さに堆積
し、８５０〜９５０℃程度の熱処理によりこれをリフロ
ーし、溝を完全に埋め込むと同時に表面を平坦にする。
り全面に第２の絶縁膜としてノンドープの酸化シリコン
膜（以下ＣＶＤ酸化膜という）９を１００〜２００nm被
膜する。続いて溝８を完全に埋め込むために第３の絶縁
膜として、ＣＶＤ酸化膜９よりエッチングレートの大き
いＢＰＳＧ膜１０を０．５〜２．０μm の厚さに堆積
し、８５０〜９５０℃程度の熱処理によりこれをリフロ
ーし、溝を完全に埋め込むと同時に表面を平坦にする。
【００１２】次に図２（ａ）及び図７に示す様に、多結
晶シリコン膜３をストッパーとしてＢＰＳＧ膜１０とＣ
ＶＤ酸化膜９とＢＰＳＧ膜４をエッチングする。理想的
には第３の絶縁膜であるＢＰＳＧ膜１０の上面がストッ
パーである多結晶シリコン膜３の上面と一致したところ
でエッチバックを止めるのが良いけれども、エッチバッ
クの制御性の困難からオーバーエッチングとなり、最悪
ゲート酸化膜２下面の位置以下になる場合が想定され
る。しかし、この場合においても、ＢＰＳＧ膜１０より
エッチングレートの小さい第２の絶縁膜としてのＣＶＤ
酸化膜９を設けているため、溝８の側部でのシリコン基
板１の露出が防止される。
晶シリコン膜３をストッパーとしてＢＰＳＧ膜１０とＣ
ＶＤ酸化膜９とＢＰＳＧ膜４をエッチングする。理想的
には第３の絶縁膜であるＢＰＳＧ膜１０の上面がストッ
パーである多結晶シリコン膜３の上面と一致したところ
でエッチバックを止めるのが良いけれども、エッチバッ
クの制御性の困難からオーバーエッチングとなり、最悪
ゲート酸化膜２下面の位置以下になる場合が想定され
る。しかし、この場合においても、ＢＰＳＧ膜１０より
エッチングレートの小さい第２の絶縁膜としてのＣＶＤ
酸化膜９を設けているため、溝８の側部でのシリコン基
板１の露出が防止される。
【００１３】以上の操作により溝素子分離領域６が形成
される。
される。
【００１４】次に全面を窒化シリコン膜１１で被覆した
後、図示の如く、素子領域７を覆う様に選択的に除去す
る。ここで後にフィールド酸化膜となる部分の多結晶シ
リコン膜３が完全に酸化される様に窒化シリコン膜１１
のマスクの周囲は溝素子分離領域６内に設定される。
後、図示の如く、素子領域７を覆う様に選択的に除去す
る。ここで後にフィールド酸化膜となる部分の多結晶シ
リコン膜３が完全に酸化される様に窒化シリコン膜１１
のマスクの周囲は溝素子分離領域６内に設定される。
【００１５】次に図２（ｂ）に示す様に８５０℃〜９８
０℃の酸化性雰囲気の熱処理を施すことにより、フィー
ルド酸化膜１２を得る。ここでこの膜厚は絶縁耐圧が確
保されかつ多結晶シリコン膜３が完全に酸化される膜厚
を選ぶことが重要である。しかし、実際の酸化時間は多
結晶シリコン膜３がリンドープされていることによる増
速酸化により短い時間で済み、熱処理による溝埋込酸化
膜と基板とのストレス等を軽減することが可能である。
０℃の酸化性雰囲気の熱処理を施すことにより、フィー
ルド酸化膜１２を得る。ここでこの膜厚は絶縁耐圧が確
保されかつ多結晶シリコン膜３が完全に酸化される膜厚
を選ぶことが重要である。しかし、実際の酸化時間は多
結晶シリコン膜３がリンドープされていることによる増
速酸化により短い時間で済み、熱処理による溝埋込酸化
膜と基板とのストレス等を軽減することが可能である。
【００１６】次に窒化シリコン膜１１をドライエッチン
グにより完全に除去した後、全面にタングステンシリサ
イド等のシリサイド膜を堆積し、選択的に除去すること
により、シリサイド配線１３を形成する。この操作によ
り溝素子分離領域６とこれに自己整合的に形成されたフ
ィールド酸化膜１２、多結晶シリコン膜とシリサイド膜
からなるポリサイドゲート電極を有するトランジスタが
形成される。
グにより完全に除去した後、全面にタングステンシリサ
イド等のシリサイド膜を堆積し、選択的に除去すること
により、シリサイド配線１３を形成する。この操作によ
り溝素子分離領域６とこれに自己整合的に形成されたフ
ィールド酸化膜１２、多結晶シリコン膜とシリサイド膜
からなるポリサイドゲート電極を有するトランジスタが
形成される。
【００１７】ここでフィールド酸化膜１２形成時、多結
晶シリコン膜３からシリコン基板１へリンが拡散し、素
子分離特性が不安定らなることが懸念されるが、そもそ
も、このフィールド酸化膜１２の約割は、シリサイド配
線１３以後の配線とシリコン基板１との絶縁耐圧を確保
することであり、分離は溝によって完全になされるので
問題は生じない。
晶シリコン膜３からシリコン基板１へリンが拡散し、素
子分離特性が不安定らなることが懸念されるが、そもそ
も、このフィールド酸化膜１２の約割は、シリサイド配
線１３以後の配線とシリコン基板１との絶縁耐圧を確保
することであり、分離は溝によって完全になされるので
問題は生じない。
【００１８】次に図３及び図４に本発明の第２の実施例
を説明するための工程順に示した半導体チップの断面図
及び平面図を示す。
を説明するための工程順に示した半導体チップの断面図
及び平面図を示す。
【００１９】第１の実施例との相違は図４（ａ）に示す
様にフィールド酸化膜１２を形成する所の多結晶シリコ
ン膜３を完全に除去した後熱酸化を行う点である。多結
晶シリコン膜３を完全に酸化せずとも十分にシリコン基
板１を酸化することで絶縁耐圧を確保可能な場合におい
て有用である。これにより、熱酸化時間をより短くする
ことが可能になる。
様にフィールド酸化膜１２を形成する所の多結晶シリコ
ン膜３を完全に除去した後熱酸化を行う点である。多結
晶シリコン膜３を完全に酸化せずとも十分にシリコン基
板１を酸化することで絶縁耐圧を確保可能な場合におい
て有用である。これにより、熱酸化時間をより短くする
ことが可能になる。
【００２０】上記実施例においてはリンドープした多結
晶シリコン膜３について述べてきたが、ノンドープでも
構わない。その場合は窒化膜を除去するのにウェットエ
ッチングを用いても良い。但し、シリサイド膜を堆積し
た後イオン注入等を用いてゲートポリサイド電極を形成
する所の多結晶シリコン膜を低抵抗化する必要がある。
晶シリコン膜３について述べてきたが、ノンドープでも
構わない。その場合は窒化膜を除去するのにウェットエ
ッチングを用いても良い。但し、シリサイド膜を堆積し
た後イオン注入等を用いてゲートポリサイド電極を形成
する所の多結晶シリコン膜を低抵抗化する必要がある。
【００２１】
【発明の効果】以上説明した様に本発明は、ゲート酸化
膜及び多結晶シリコン膜を形成した後溝埋込を行うの
で、トランジスタのしきい値電圧の変動を抑制する。ま
た、溝端部がＣＶＤ酸化膜により覆われているため、ゲ
ート酸化膜のエッジが存在せず耐圧、リーク電流特性が
安定する。さらに、溝埋込のストッパー及びポリサイド
ゲート電極を兼ねる多結晶シリコン膜を周辺部において
は、選択酸化によりフィールド酸化膜に変換するので、
溝埋込を用いてどのような幅の分離領域でも形成するこ
とが可能である。ここで素子領域は、溝によって完全に
分離されているので、フィールド酸化膜厚は、耐圧を確
保できる膜厚であれば良い。また、この多結晶シリコン
膜は、基板と逆導電型例えばリンドープになっているか
ら、増速酸化により必要な膜厚を短時間で得ることが出
来るので、溝埋込ＢＰＳＧ膜と基板とのストレスを軽減
する効果もある。
膜及び多結晶シリコン膜を形成した後溝埋込を行うの
で、トランジスタのしきい値電圧の変動を抑制する。ま
た、溝端部がＣＶＤ酸化膜により覆われているため、ゲ
ート酸化膜のエッジが存在せず耐圧、リーク電流特性が
安定する。さらに、溝埋込のストッパー及びポリサイド
ゲート電極を兼ねる多結晶シリコン膜を周辺部において
は、選択酸化によりフィールド酸化膜に変換するので、
溝埋込を用いてどのような幅の分離領域でも形成するこ
とが可能である。ここで素子領域は、溝によって完全に
分離されているので、フィールド酸化膜厚は、耐圧を確
保できる膜厚であれば良い。また、この多結晶シリコン
膜は、基板と逆導電型例えばリンドープになっているか
ら、増速酸化により必要な膜厚を短時間で得ることが出
来るので、溝埋込ＢＰＳＧ膜と基板とのストレスを軽減
する効果もある。
【００２２】しかしこの際、多結晶シリコン膜からリン
が基板へ拡散する恐れがあるが、これは溝によって完全
に分離されるので問題にはならない。
が基板へ拡散する恐れがあるが、これは溝によって完全
に分離されるので問題にはならない。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図と平面図である。
チップの断面図と平面図である。
【図２】本発明の第１の実施例を説明するための半導体
チップの断面図と平面図である。
チップの断面図と平面図である。
【図３】本発明の第２の実施例を説明するための半導体
チップの断面図と平面図である。
チップの断面図と平面図である。
【図４】本発明の第２の実施例を説明するための半導体
チップの断面図と平面図である。
チップの断面図と平面図である。
【図５】従来の半導体装置の製造方法を説明するための
半導体チップの断面図と平面図である。
半導体チップの断面図と平面図である。
【図６】従来の半導体装置の製造方法を説明するための
半導体チップの断面図と平面図である。
半導体チップの断面図と平面図である。
【図７】本発明の要約を表現した半導体チップの断面図
と平面図である。
と平面図である。
１ シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ ＢＰＳＧ膜 ５ フォトレジスト膜 ６ 溝素子分離領域 ７ 素子領域 ８ 溝 ９ ＣＶＤ酸化膜 １０ ＢＰＳＧ膜 １１ 窒化シリコン膜 １２ フィールド酸化膜 １３ シリサイド配線 １４ 第１の酸化膜 １５ 第２の酸化膜 １６ ポリサイドゲート電極 １７ ゲート酸化膜のエッジ
Claims (2)
- 【請求項１】 半導体基板にゲート絶縁膜を介して多結
晶シリコン膜及び第１の絶縁膜を順次形成する工程と、
素子分離領域の前記第１の絶縁膜と前記多結晶シリコン
膜及び前記ゲート絶縁膜を選択的にエッチングしてさら
に前記第１の絶縁膜と自己整合的に前記半導体基板をエ
ッチングし溝を形成する工程と、この溝を含む全面上に
第２の絶縁膜と前記第２の絶縁膜よりエッチングレート
が大である第３の絶縁膜を形成し溝を埋める工程と、前
記多結晶シリコン膜をストッパーとして前記第３の絶縁
膜と前記第２の絶縁膜及び前記第１の絶縁膜をエッチバ
ックし前記溝内に前記第２及び第３の絶縁膜を残存させ
る工程と、半導体基板上全面に窒化シリコン膜を形成す
る工程と、前記窒化シリコン膜を選択的にエッチングし
た後、前記窒化シリコン膜をマスクに選択酸化を行ない
フィールド絶縁膜を形成する工程と、前記窒化シリコン
膜をエッチングにより完全に除去する工程と、前記半導
体基板上全面に導電性膜を堆積する工程と、前記導電性
膜及び前記多結晶シリコン膜を選択的に除去してゲート
電極を形成する工程とを含むことを特徴とする半導体装
置の製造方法。 - 【請求項２】 半導体基板にゲート絶縁膜を介して多結
晶シリコン膜及び第１の絶縁膜を順次形成する工程と、
素子分離領域の前記第１の絶縁膜と前記多結晶シリコン
膜及び前記ゲート絶縁膜を選択的にエッチングしてさら
に前記第１の絶縁膜と自己整合的に前記半導体基板をエ
ッチングし溝を形成する工程と、この溝を含む全面上に
第２の絶縁膜と前記第２の絶縁膜よりエッチングレート
が大である第３の絶縁膜を形成し溝を埋める工程と、前
記多結晶シリコン膜をストッパーとして前記第３の絶縁
膜と前記第２の絶縁膜及び前記第１の絶縁膜をエッチバ
ックし前記溝内に前記第２及び第３の絶縁膜を残存させ
る工程と、半導体基板上全面に窒化シリコン膜を形成す
る工程と、前記窒化シリコン膜及び前記多結晶シリコン
膜を選択的にエッチングした後、前記窒化シリコン膜を
マスクとして選択酸化を行ないフィールド絶縁膜を形成
する工程と、前記窒化シリコン膜をエッチングにより完
全に除去する工程と、前記半導体基板上全面に導電性膜
を堆積する工程と、前記導電性膜及び前記多結晶シリコ
ン膜を選択的に除去してゲート電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411392A JPH05226466A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411392A JPH05226466A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226466A true JPH05226466A (ja) | 1993-09-03 |
Family
ID=12129277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411392A Pending JPH05226466A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226466A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561078A (en) * | 1992-03-09 | 1996-10-01 | Nec Corporation | Method of fabrication of semiconductor device |
| KR100444314B1 (ko) * | 1997-06-30 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| WO2006073014A1 (ja) * | 2005-01-07 | 2006-07-13 | Sanyo Electric Co., Ltd. | 電解コンデンサ及びその製造方法 |
| US7687361B2 (en) * | 2005-05-02 | 2010-03-30 | Hynix Semiconductor Inc. | Method of fabricating a transistor having a triple channel in a memory device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516413A (en) * | 1978-07-21 | 1980-02-05 | Hitachi Ltd | Production of semiconductor device |
| JPS58165341A (ja) * | 1982-03-26 | 1983-09-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02143461A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02267963A (ja) * | 1989-04-08 | 1990-11-01 | Nec Corp | 半導体記憶装置の製造方法 |
| JPH03169044A (ja) * | 1989-11-28 | 1991-07-22 | Nec Corp | 半導体集積回路 |
-
1992
- 1992-02-10 JP JP2411392A patent/JPH05226466A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981209 |