JPH02143461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02143461A JPH02143461A JP29601388A JP29601388A JPH02143461A JP H02143461 A JPH02143461 A JP H02143461A JP 29601388 A JP29601388 A JP 29601388A JP 29601388 A JP29601388 A JP 29601388A JP H02143461 A JPH02143461 A JP H02143461A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
半導体は、半導体装置及びその製造方法に関する。
従来の半導体装置の素子分離構造（アイソレーション構
造）は、選択酸化法により形成した厚いＳｉ酸化膜をア
イソレーション領域とするものである。一方素子の微細
化に伴い、この選択酸化法に代わる素子分離方法として
溝埋込み法が注目され、その具体的方法は特開昭５７−
２３２４０に記載されている。
造）は、選択酸化法により形成した厚いＳｉ酸化膜をア
イソレーション領域とするものである。一方素子の微細
化に伴い、この選択酸化法に代わる素子分離方法として
溝埋込み法が注目され、その具体的方法は特開昭５７−
２３２４０に記載されている。
この溝埋込みアイソレーションの方法を第６図から第１
０図を用いて説明する。まず、Ｓｉ基板１０１上に厚い
Ｓｉ酸化膜１０２をＬＰＣＶＤ法ないしは熱酸化法によ
り形成する。上記Ｓｉ酸化膜１０２をリングラフィ及び
ドライエツチング技術によりパターニングし、第６図に
示すように所望の位置に穴を形成する。さらに、上記Ｓ
ｉ酸化膜１０２をエツチングマスクとしてドライエツチ
ングすることにより１Ｒ１０３を形成する。この溝１０
３の内部に、熱酸化法により薄いＳｉ酸化膜１０４を形
成した後、Ｓｉ基板１０１に対して傾斜角をもってイオ
ン打ち込みすることによりチャネルストッパ１０５を形
成する。この後、ＬＰＣＶＤ法により溝１０３（７）内
径ノ１／２より厚いＳｉ酸化膜１０６を堆積することに
より第７図に示す構造を得る。次に、Ｓｉ酸化膜１０６
．１０２をウェットエツチングすることにより、Ｓｉ基
板１０１を露出させ、第８図に示すように溝埋込みアイ
ソレーションが完了する。次いで、第９図に示すように
熱酸化法によりゲート酸化膜１０７を形成し、しきい値
電圧を調整するために、チャネルにイオン打ち込みを行
なってチャネル１１０を形成した後、ワード線となる多
結晶Ｓ １１０８をＬＰＣＶＤ法により堆積し、ゲート
加工し、イオン打ち込みによりソース・ドレイン１１１
形成を行なうことにより、第１０図に示すような溝埋込
みアイソレージ目ンを有する半導体装置が形成できる。
０図を用いて説明する。まず、Ｓｉ基板１０１上に厚い
Ｓｉ酸化膜１０２をＬＰＣＶＤ法ないしは熱酸化法によ
り形成する。上記Ｓｉ酸化膜１０２をリングラフィ及び
ドライエツチング技術によりパターニングし、第６図に
示すように所望の位置に穴を形成する。さらに、上記Ｓ
ｉ酸化膜１０２をエツチングマスクとしてドライエツチ
ングすることにより１Ｒ１０３を形成する。この溝１０
３の内部に、熱酸化法により薄いＳｉ酸化膜１０４を形
成した後、Ｓｉ基板１０１に対して傾斜角をもってイオ
ン打ち込みすることによりチャネルストッパ１０５を形
成する。この後、ＬＰＣＶＤ法により溝１０３（７）内
径ノ１／２より厚いＳｉ酸化膜１０６を堆積することに
より第７図に示す構造を得る。次に、Ｓｉ酸化膜１０６
．１０２をウェットエツチングすることにより、Ｓｉ基
板１０１を露出させ、第８図に示すように溝埋込みアイ
ソレーションが完了する。次いで、第９図に示すように
熱酸化法によりゲート酸化膜１０７を形成し、しきい値
電圧を調整するために、チャネルにイオン打ち込みを行
なってチャネル１１０を形成した後、ワード線となる多
結晶Ｓ １１０８をＬＰＣＶＤ法により堆積し、ゲート
加工し、イオン打ち込みによりソース・ドレイン１１１
形成を行なうことにより、第１０図に示すような溝埋込
みアイソレージ目ンを有する半導体装置が形成できる。
以上の製造工程において、以下の問題点が存在する。（
１）ゲート酸化膜は第８図に示すＳｉ基板１０１上に形
成されるため、溝エツジ部１０９においてゲート酸化膜
１０７の局所的な薄膜化がおこり。
１）ゲート酸化膜は第８図に示すＳｉ基板１０１上に形
成されるため、溝エツジ部１０９においてゲート酸化膜
１０７の局所的な薄膜化がおこり。
電界が集中することにより絶縁耐圧低下等の（ｉ頼性劣
化が生じる。（２）Ｓｉ基板１０１表面を露出させるた
めには、Ｓｉ酸化膜１０６．１０２をウェッ］〜エツチ
ングする二とが必要となる。このため、溝に埋め込んだ
Ｓｉ酸化膜１０６にわずかなすき間や欠陥があると、そ
こだけ縦方向のエツチングが進み。
化が生じる。（２）Ｓｉ基板１０１表面を露出させるた
めには、Ｓｉ酸化膜１０６．１０２をウェッ］〜エツチ
ングする二とが必要となる。このため、溝に埋め込んだ
Ｓｉ酸化膜１０６にわずかなすき間や欠陥があると、そ
こだけ縦方向のエツチングが進み。
第１Ｏ図のようなゲート加工を行なうときにエツチング
残りが発生し、ワード線のショートを引き起こすことが
ある。なお、Ｓｉ酸化膜１０６，１０２のエツチングを
ドライエツチングのみにより行なうと。
残りが発生し、ワード線のショートを引き起こすことが
ある。なお、Ｓｉ酸化膜１０６，１０２のエツチングを
ドライエツチングのみにより行なうと。
Ｓｉ基板１０１の表面にダメージを生じデバイス特性に
悪影響を与える。従って、Ｓｉ酸化膜１０６．１０２エ
ツチングに、ドライエツチングを用いる場合でも、ある
程度Ｓｉ酸化膜を残してドライエツチングを終了し、Ｓ
ｉ基板を露出する段階ではウェットエツチングを用いる
必要がある。
悪影響を与える。従って、Ｓｉ酸化膜１０６．１０２エ
ツチングに、ドライエツチングを用いる場合でも、ある
程度Ｓｉ酸化膜を残してドライエツチングを終了し、Ｓ
ｉ基板を露出する段階ではウェットエツチングを用いる
必要がある。
本発明の目的は、集積度が高く、なおかつ、信頼性の高
い半導体装置を提供することにある。
い半導体装置を提供することにある。
上記目的は、（１）半導体基板にアイソレーション領域
と、少なくとも一つの絶縁ゲート型電界効果トランジス
タが形成されているアクティブ領域とを少なくとも有す
る半導体装置において、上記アクティブ領域上のゲート
電極の配線の厚さが上記アイソレーション領域上のゲー
ト電極配線の厚さより厚いことを特徴とする半導体装置
、（２）半導体基板にアイソレーション領域と、少なく
とも一つの絶縁ゲート型電界効果トランジスタが形成さ
れているアクティブ領域とを少なくとも有する半導体装
置において、上記アイソレーション領域と上記アクティ
ブ領域との境界部におけるゲート酸化膜の厚さが、該境
界部以外におけるゲート酸化膜の厚さより厚いことを特
徴とする半導体装置、（３）半導体基板に形成された溝
を有するアイソレーション領域と、少なくとも一つの絶
縁ゲート型電界効果トランジスタが形成されているアク
ティブ領域とを少なくとも有する半導体装置において、
上記アクティブ領域上のゲート電極の配線の厚さが上記
アイソレーション領域上のゲート電極配線の厚さより厚
いことを特徴とする半導体装置、（４）半導体基板に形
成された溝を有するアイソレーション領域と、少な（と
も一つの絶縁ゲート型電界効果トランジスタが形成され
ているアクティブ領域とを少なくとも有する半導体装置
におし）で、上記溝のエツジ部におけるゲー！・酸化膜
の厚さが、該エツジ部以外におけるゲート酸化膜の厚さ
より厚いことを特徴とする半導体装置、（５）半導体基
板に形成された溝を有するアイソレーション領域と、少
なくとも一つの絶縁ゲート型電界効果トランジスタが形
成されているアクティブ領域とを少なくとも有する半導
体装置において、上記溝の側壁の少なくとも一部分が半
導体基板並びに誘電体層と導体層との積層膜で構成され
ており、該溝に埋め込まれた絶縁体上に第２の導体層が
設けられていることを特徴とする半導体装置、（６）半
導体基板上に、複数の絶縁ゲート型電界効果トランジス
タと、それらを分離するための溝を有するアイソレーシ
ョン領域とを形成する半導体装置の製造方法において、
上記アイソレーション領域は、上記電界効果トランジス
タのゲート絶縁膜となる誘電体層を形成し、該誘電体層
上にゲート電極配線となる導電体層又は半導体層を形成
した後、所望部分に溝を形成し、該溝に絶縁体を埋め込
み、アイソレーション領域を形成することを特徴とする
半導体装置の製造方法によって達成される。
と、少なくとも一つの絶縁ゲート型電界効果トランジス
タが形成されているアクティブ領域とを少なくとも有す
る半導体装置において、上記アクティブ領域上のゲート
電極の配線の厚さが上記アイソレーション領域上のゲー
ト電極配線の厚さより厚いことを特徴とする半導体装置
、（２）半導体基板にアイソレーション領域と、少なく
とも一つの絶縁ゲート型電界効果トランジスタが形成さ
れているアクティブ領域とを少なくとも有する半導体装
置において、上記アイソレーション領域と上記アクティ
ブ領域との境界部におけるゲート酸化膜の厚さが、該境
界部以外におけるゲート酸化膜の厚さより厚いことを特
徴とする半導体装置、（３）半導体基板に形成された溝
を有するアイソレーション領域と、少なくとも一つの絶
縁ゲート型電界効果トランジスタが形成されているアク
ティブ領域とを少なくとも有する半導体装置において、
上記アクティブ領域上のゲート電極の配線の厚さが上記
アイソレーション領域上のゲート電極配線の厚さより厚
いことを特徴とする半導体装置、（４）半導体基板に形
成された溝を有するアイソレーション領域と、少な（と
も一つの絶縁ゲート型電界効果トランジスタが形成され
ているアクティブ領域とを少なくとも有する半導体装置
におし）で、上記溝のエツジ部におけるゲー！・酸化膜
の厚さが、該エツジ部以外におけるゲート酸化膜の厚さ
より厚いことを特徴とする半導体装置、（５）半導体基
板に形成された溝を有するアイソレーション領域と、少
なくとも一つの絶縁ゲート型電界効果トランジスタが形
成されているアクティブ領域とを少なくとも有する半導
体装置において、上記溝の側壁の少なくとも一部分が半
導体基板並びに誘電体層と導体層との積層膜で構成され
ており、該溝に埋め込まれた絶縁体上に第２の導体層が
設けられていることを特徴とする半導体装置、（６）半
導体基板上に、複数の絶縁ゲート型電界効果トランジス
タと、それらを分離するための溝を有するアイソレーシ
ョン領域とを形成する半導体装置の製造方法において、
上記アイソレーション領域は、上記電界効果トランジス
タのゲート絶縁膜となる誘電体層を形成し、該誘電体層
上にゲート電極配線となる導電体層又は半導体層を形成
した後、所望部分に溝を形成し、該溝に絶縁体を埋め込
み、アイソレーション領域を形成することを特徴とする
半導体装置の製造方法によって達成される。
本発明の溝埋込みアイソレーションを有する半導体装置
では、ゲート絶縁膜及びこれを覆う導電性膜が溝形成前
に形成される。このことにより、以下の作用が生じる。
では、ゲート絶縁膜及びこれを覆う導電性膜が溝形成前
に形成される。このことにより、以下の作用が生じる。
（１）ゲート絶縁膜は、全く凹凸を持たないＳｉ基板上
に形成される。従って、ゲート絶縁膜は均一性に優れ、
Ｓｉ基板の構造に依存した局所的な薄膜化は存在しない
。（２）上記導電性膜は、溝に埋め込んだ絶縁膜をエッ
チバックして、能動領域上の該絶縁膜を除去する際の、
エッチストッパとなる。これにより上記エッチバックを
ドライエツチングにより行なっても、Ｓｉ基板に対して
、ダメージを与えることが無く高精度な加工が可能とな
る。また、上記エッチバックをドライエツチングのみで
行なうことにより、溝内に埋め込んだ絶縁膜に透き間を
生じさせることがない、従ってゲート加工を容易に行な
うことができ、信頼性の高い半導体装置を製造すること
が可能、になる。
に形成される。従って、ゲート絶縁膜は均一性に優れ、
Ｓｉ基板の構造に依存した局所的な薄膜化は存在しない
。（２）上記導電性膜は、溝に埋め込んだ絶縁膜をエッ
チバックして、能動領域上の該絶縁膜を除去する際の、
エッチストッパとなる。これにより上記エッチバックを
ドライエツチングにより行なっても、Ｓｉ基板に対して
、ダメージを与えることが無く高精度な加工が可能とな
る。また、上記エッチバックをドライエツチングのみで
行なうことにより、溝内に埋め込んだ絶縁膜に透き間を
生じさせることがない、従ってゲート加工を容易に行な
うことができ、信頼性の高い半導体装置を製造すること
が可能、になる。
以上の二つの作用により、上述した溝埋込みアイソレー
ションに伴う問題点が解決される。
ションに伴う問題点が解決される。
選択酸化法によるアイソレーションを有する半導体装置
においてもゲート１１！縁膜を形成後アイソレーション
領域を形成するため同様の作用が生じる。
においてもゲート１１！縁膜を形成後アイソレーション
領域を形成するため同様の作用が生じる。
実施例１
以下、本発明の一実施例を第１図から第５図を用いて説
明する。まず、第１図のように８１基板１０１上に熱酸
化法によりゲート酸−化膜１０７を形成した後、ワード
線となる多結晶Ｓ １２０３をＬＰＣＶＤ法により５０
ｎｍ程度堆積した。次にＬＰＣＶＤ法により厚いＳｉ酸
化膜１０２を堆積し、これをリソグラフィ及びドライエ
ツチング技術によりパターニングした。上記Ｓｉ酸化膜
１０２をエツチングマスクとしてドライエツチングする
ことによって１ｉ（０，６μｍの溝１０３を形成した。
明する。まず、第１図のように８１基板１０１上に熱酸
化法によりゲート酸−化膜１０７を形成した後、ワード
線となる多結晶Ｓ １２０３をＬＰＣＶＤ法により５０
ｎｍ程度堆積した。次にＬＰＣＶＤ法により厚いＳｉ酸
化膜１０２を堆積し、これをリソグラフィ及びドライエ
ツチング技術によりパターニングした。上記Ｓｉ酸化膜
１０２をエツチングマスクとしてドライエツチングする
ことによって１ｉ（０，６μｍの溝１０３を形成した。
この溝１０３の内部に、熱酸化法による薄いＳｉ酸化膜
１０４を形成した後、傾斜角をもってＢを５ Ｘ １０
”ａｍ−”イオン打ち込みすることによりチャネルスト
ッパ１０５を形成して、第２図に示す構造を得た。この
とき、溝１０３エツジ部１０９におけるゲート酸化膜１
０７は５図には示してぃないが他の部分におけるよりも
厚くなっている。
１０４を形成した後、傾斜角をもってＢを５ Ｘ １０
”ａｍ−”イオン打ち込みすることによりチャネルスト
ッパ１０５を形成して、第２図に示す構造を得た。この
とき、溝１０３エツジ部１０９におけるゲート酸化膜１
０７は５図には示してぃないが他の部分におけるよりも
厚くなっている。
上記Ｓｉ酸化膜１０２をドライエツチングにより除去し
た後、ＬＰＣＶＤ法により厚いＳｉ酸化膜１０６を堆積
し第３図のように溝１０３内部にＳｉ酸化膜１０６を埋
め込んだ。この後、Ｓｉ酸化膜１０６をドライエツチン
グによりエッチバックして多結晶５ｉ２０３を露出させ
た後、ＢＦ２を１．４ Ｘ １０”ａｍ−”イオン打ち
込みすることによりチャネル１１０を形成した（以下チ
ャネルインプラと称す）。このとき、上記イオン打ち込
みは多結晶５ｉ２０３を通して行なわれるため、該多結
晶Ｓ １２０３はできるだけ薄いことが望ましい、また
上記多結晶Ｓｉに替えＬＰＣＶＤ法により５６０℃以下
で形成したアモルファスＳｉを用いると容易に薄い導電
性膜を形成でき都合が良い。さらに、多結晶Ｓｉにおい
ては結晶の粒界が存在するため上記多結晶Ｓ １２０３
を５０ｎｍ以下にした場合法のような問題が生じる。す
なわち、上述した方法でＳｉ酸化膜１０２を除去する際
、前記結晶粒界にピンホールが発生し、それによりゲー
ト酸化膜１０７にもピンホール等のウィークスポットが
発生して絶縁性に劣化の生じることがある。
た後、ＬＰＣＶＤ法により厚いＳｉ酸化膜１０６を堆積
し第３図のように溝１０３内部にＳｉ酸化膜１０６を埋
め込んだ。この後、Ｓｉ酸化膜１０６をドライエツチン
グによりエッチバックして多結晶５ｉ２０３を露出させ
た後、ＢＦ２を１．４ Ｘ １０”ａｍ−”イオン打ち
込みすることによりチャネル１１０を形成した（以下チ
ャネルインプラと称す）。このとき、上記イオン打ち込
みは多結晶５ｉ２０３を通して行なわれるため、該多結
晶Ｓ １２０３はできるだけ薄いことが望ましい、また
上記多結晶Ｓｉに替えＬＰＣＶＤ法により５６０℃以下
で形成したアモルファスＳｉを用いると容易に薄い導電
性膜を形成でき都合が良い。さらに、多結晶Ｓｉにおい
ては結晶の粒界が存在するため上記多結晶Ｓ １２０３
を５０ｎｍ以下にした場合法のような問題が生じる。す
なわち、上述した方法でＳｉ酸化膜１０２を除去する際
、前記結晶粒界にピンホールが発生し、それによりゲー
ト酸化膜１０７にもピンホール等のウィークスポットが
発生して絶縁性に劣化の生じることがある。
これに対し、多結晶５ｉ２０３に替えて前記アモルファ
スＳｉを用いれば、上記絶縁性の劣化は生じることが無
く本発明は、より有効なものとなる。上記イオン打ち込
みの後、再び多結晶Ｓ １１０８を３００ｎｍ堆積し第
４図に示す構造を得た。最後に、多結晶５ｊ２０３，１
０８ニ不純物トシテＰヲ１×１０２ｏｃｔ１１−３導入
した後ゲート加工、Ａｓを５− Ｘ １０”ａｍ−”打
ち込みすることによりソース・ドレイン１１１を形成し
て、溝埋込みアイソレーションを有する半導体装置（第
５図）を形成した。本実施例にみられるように各電極上
面はほぼ同一平面となっている。
スＳｉを用いれば、上記絶縁性の劣化は生じることが無
く本発明は、より有効なものとなる。上記イオン打ち込
みの後、再び多結晶Ｓ １１０８を３００ｎｍ堆積し第
４図に示す構造を得た。最後に、多結晶５ｊ２０３，１
０８ニ不純物トシテＰヲ１×１０２ｏｃｔ１１−３導入
した後ゲート加工、Ａｓを５− Ｘ １０”ａｍ−”打
ち込みすることによりソース・ドレイン１１１を形成し
て、溝埋込みアイソレーションを有する半導体装置（第
５図）を形成した。本実施例にみられるように各電極上
面はほぼ同一平面となっている。
なお、本実施例の平面図を第１２図に示す。図のＡＡ’
断面が第５図に示されている。ＢＢ’断面は第４図に示
されている構造とほぼ同じ構造となる。
断面が第５図に示されている。ＢＢ’断面は第４図に示
されている構造とほぼ同じ構造となる。
本実施例では、溝１０３の形成の際、エツチングマスク
にＳｉ酸化膜１０２を用いたが、これをホトレジストマ
スクに置き換えてもよい。この場合、ホトレジストマス
クは多結晶５ｉ２０３上に形成されるためＳｉ基板１０
１を汚染することがなく、本発明においては有用な方法
である。また、本実施例では、ワード線材料として多結
晶Ｓｉを用いたが、Ｗ。
にＳｉ酸化膜１０２を用いたが、これをホトレジストマ
スクに置き換えてもよい。この場合、ホトレジストマス
クは多結晶５ｉ２０３上に形成されるためＳｉ基板１０
１を汚染することがなく、本発明においては有用な方法
である。また、本実施例では、ワード線材料として多結
晶Ｓｉを用いたが、Ｗ。
Ｍｏ、Ｔｉ、Ｔａ等の金属材料やそのシリサイド化合物
、あるいは、これらを含む積層膜を用いることも可能で
ある。さらに、上記多結晶Ｓｉを形成する際、ＬＰＧＶ
Ｄ炉内部に、不純物を導入し、第５図での不純物導入を
省くことも可能である。
、あるいは、これらを含む積層膜を用いることも可能で
ある。さらに、上記多結晶Ｓｉを形成する際、ＬＰＧＶ
Ｄ炉内部に、不純物を導入し、第５図での不純物導入を
省くことも可能である。
第１１図にゲート電極を多結晶ＳｉとＷシリサイド化合
物２１３との積層膜で構成した場合の本発明の実施例を
示す。
物２１３との積層膜で構成した場合の本発明の実施例を
示す。
なお、本発明による溝埋込みアイソレーションを用いれ
ば素子分離領域の最小線幅を０．５μｍ以下にすること
が可能であり、最小線幅を０．５μｍの本発明における
溝埋込みアイソレーションを用いてＤＲＡＭを試作し、
動作することを確認した。
ば素子分離領域の最小線幅を０．５μｍ以下にすること
が可能であり、最小線幅を０．５μｍの本発明における
溝埋込みアイソレーションを用いてＤＲＡＭを試作し、
動作することを確認した。
実施１例２
選択酸化法によるアイソレーションに適用した本発明の
他の実施例を第１６図から第１９図を用いて説明する。
他の実施例を第１６図から第１９図を用いて説明する。
まず、従来の一般的な方法を第１３図から第１５図を用
いて説明する。Ｓｉ基板１０１上に薄いＳｉ酸化膜１０
２を介してＳｉ窒化膜１１６をＬＰＣＶＤ法により形成
し、上記Ｓｉ窒化膜１１６をリソグラフィ及びドライエ
ツチング技術を用いてパターニングする。次いで、上記
Ｓｉ窒化膜１１６をマスクにイオン打ち込みによりチャ
ネルストッパ１０５を形成し第１３図の構造を得る。次
に、熱酸化法によりＳｉ基板１０１を酸化し、選択的に
厚いＳ１酸化膜１０２を形成し、第１４図に示す構造と
する。この後、Ｓｉ窒化膜１１６をウェットエツチング
により除去し、さらにＳｉ酸化膜１０２をウェットエツ
チングしてＳｉ基板１０１を露出させる。次いで、熱酸
化法によりゲート酸化膜１０７を形成する。ここでイオ
ン打ち込み法によりチャネル１１０を形成する。次に、
多結晶５ｉ１０８をＬＰＣＶＤ法により堆積させリング
ラフィ及びドライエツチングによりパターニングし、さ
らにこの多結晶５ｉ１０８をマスクにイオン打ち込みを
行ないソース・ドレイン１１１を形成して、第１５図に
示す構造の半導体装置を得る。
いて説明する。Ｓｉ基板１０１上に薄いＳｉ酸化膜１０
２を介してＳｉ窒化膜１１６をＬＰＣＶＤ法により形成
し、上記Ｓｉ窒化膜１１６をリソグラフィ及びドライエ
ツチング技術を用いてパターニングする。次いで、上記
Ｓｉ窒化膜１１６をマスクにイオン打ち込みによりチャ
ネルストッパ１０５を形成し第１３図の構造を得る。次
に、熱酸化法によりＳｉ基板１０１を酸化し、選択的に
厚いＳ１酸化膜１０２を形成し、第１４図に示す構造と
する。この後、Ｓｉ窒化膜１１６をウェットエツチング
により除去し、さらにＳｉ酸化膜１０２をウェットエツ
チングしてＳｉ基板１０１を露出させる。次いで、熱酸
化法によりゲート酸化膜１０７を形成する。ここでイオ
ン打ち込み法によりチャネル１１０を形成する。次に、
多結晶５ｉ１０８をＬＰＣＶＤ法により堆積させリング
ラフィ及びドライエツチングによりパターニングし、さ
らにこの多結晶５ｉ１０８をマスクにイオン打ち込みを
行ないソース・ドレイン１１１を形成して、第１５図に
示す構造の半導体装置を得る。
これに対し、本実施例では、Ｓｉ基板１０１上に熱酸化
法によってゲート酸化膜１０７を形成し、その上面に多
結晶５ｉｌ１７をＬＰＣＶＤ法により堆積させた。この
後、Ｓｉ窒化膜１１６をＬＰＣＶＤ法により形成し、リ
ソグラフィ及びドライエツチング技術を用いてパターニ
ングする。ｔいで上記Ｓｉ窒化膜１１６をマスクにホウ
素をエネルギ１８０ｋｅＶ、ドーズ量５ Ｘ １０”ｃ
ｎ＋’″２の条件でイオン打ち込みすることによりチャ
ネルストッパ１０５を形成する（第１６図）。次いで、
熱酸化法により厚さ約０．５μｍのＳｉ酸化膜１０２を
形成し第１７図に示す構造を得た。
法によってゲート酸化膜１０７を形成し、その上面に多
結晶５ｉｌ１７をＬＰＣＶＤ法により堆積させた。この
後、Ｓｉ窒化膜１１６をＬＰＣＶＤ法により形成し、リ
ソグラフィ及びドライエツチング技術を用いてパターニ
ングする。ｔいで上記Ｓｉ窒化膜１１６をマスクにホウ
素をエネルギ１８０ｋｅＶ、ドーズ量５ Ｘ １０”ｃ
ｎ＋’″２の条件でイオン打ち込みすることによりチャ
ネルストッパ１０５を形成する（第１６図）。次いで、
熱酸化法により厚さ約０．５μｍのＳｉ酸化膜１０２を
形成し第１７図に示す構造を得た。
ここで、２フツ化ホウ素を打ち込みエネルギ５５ｋｅＶ
、 ドーズ量１．４ Ｘ １０”ａｍ−”の条件で
イオン打ち込みしてチャネル１１０を形成する。次いで
多結晶Ｓ １１０８をＬＰＣＶＤ法により堆積し、第１
８図に示す構造を得た。ここで、リソグラフィ及びドラ
イエツチング技術によりパターニングし、この多結晶Ｓ
１ＬＯ８をマスクにヒ素を打ち込みエネルギ８０ｋｅ
Ｖ、ドーズ量５ Ｘ １０１ｓａｍ１０１ｓａ条件をも
ッテイオン打ち込みし、ソース・ドレイン１１１を形成
し、第１９図に示す半導体装置を得た。本実施例におい
ても各電極上面はほぼ同一平面となっている。
、 ドーズ量１．４ Ｘ １０”ａｍ−”の条件で
イオン打ち込みしてチャネル１１０を形成する。次いで
多結晶Ｓ １１０８をＬＰＣＶＤ法により堆積し、第１
８図に示す構造を得た。ここで、リソグラフィ及びドラ
イエツチング技術によりパターニングし、この多結晶Ｓ
１ＬＯ８をマスクにヒ素を打ち込みエネルギ８０ｋｅ
Ｖ、ドーズ量５ Ｘ １０１ｓａｍ１０１ｓａ条件をも
ッテイオン打ち込みし、ソース・ドレイン１１１を形成
し、第１９図に示す半導体装置を得た。本実施例におい
ても各電極上面はほぼ同一平面となっている。
第１図から第５図による方法（本発明）と、第６図から
第１Ｏ図までによる方法（従来法）とでそれぞれ溝埋込
みアイソレーションを有する半導体装置を製造し、両者
を比較したところ、アイソレーションの性能には有為さ
が見出せなかった。しかし、ゲート酸化膜の絶縁耐圧を
ゲート面積０．５０ｍ２を持つトランジスタにより比較
したところ。
第１Ｏ図までによる方法（従来法）とでそれぞれ溝埋込
みアイソレーションを有する半導体装置を製造し、両者
を比較したところ、アイソレーションの性能には有為さ
が見出せなかった。しかし、ゲート酸化膜の絶縁耐圧を
ゲート面積０．５０ｍ２を持つトランジスタにより比較
したところ。
絶縁耐圧の不足による不良発生率が従来法による半導体
装置では、１０％程度であるのに対し、本発明による半
導体装置では１％以下であることが判明した。また、従
来法による半導体装置では、ワード線のエッチ残りがワ
ード線１ｍあたり４個所の確率で発生したが、本発明に
よる半導体装置では、全く発生しなかった。
装置では、１０％程度であるのに対し、本発明による半
導体装置では１％以下であることが判明した。また、従
来法による半導体装置では、ワード線のエッチ残りがワ
ード線１ｍあたり４個所の確率で発生したが、本発明に
よる半導体装置では、全く発生しなかった。
なお第１６図から第１９図による方法で製造した本発明
の半導体装置と、第１３図から第１５図による方法で製
造した従来の半導体装置とを比較したが、はぼ同様の効
果が得られた。
の半導体装置と、第１３図から第１５図による方法で製
造した従来の半導体装置とを比較したが、はぼ同様の効
果が得られた。
第１図から第５図は本発明の一実施例の半導体装置を示
す断面概略図、第６図から第１Ｏ図は従来の半導体装置
を説明する断面概略図、第１１図及び第１６図から第１
９図は本発明の他の実施例の半導体装置の断面概略図、
第１２図は第５図に示した半導体装置の平面図、第１３
図から第１５図は他の従来の半導体装置の断面概略図で
ある。 １０１・・・Ｓｉ基板 １０２．１０４．１０６・・・Ｓｉ酸化膜１０３・・・
溝 １０５・・・チャネルストッパ １０７・・・ゲート酸化膜 １０８、１１７．２０３・・・多結晶５ｉ１０９・・溝
エツジ部 １１０・・・チャネル １１１・・・ソース・ドレイン １１５・・・能動領域 １１６・・・Ｓｉ窒化膜 ２１３・・・Ｗシリサイド化合物 第６図 第 図 第８図 第９ 図 第１１図 ０８．２０３−、％、ヂ舌晶Ｓイ ２１３−Ｖシリーク“イド化合ｆ勿 芹ｐ勤Ａ針報 第１５図 Ｓイ゛゛５【イご鏝
す断面概略図、第６図から第１Ｏ図は従来の半導体装置
を説明する断面概略図、第１１図及び第１６図から第１
９図は本発明の他の実施例の半導体装置の断面概略図、
第１２図は第５図に示した半導体装置の平面図、第１３
図から第１５図は他の従来の半導体装置の断面概略図で
ある。 １０１・・・Ｓｉ基板 １０２．１０４．１０６・・・Ｓｉ酸化膜１０３・・・
溝 １０５・・・チャネルストッパ １０７・・・ゲート酸化膜 １０８、１１７．２０３・・・多結晶５ｉ１０９・・溝
エツジ部 １１０・・・チャネル １１１・・・ソース・ドレイン １１５・・・能動領域 １１６・・・Ｓｉ窒化膜 ２１３・・・Ｗシリサイド化合物 第６図 第 図 第８図 第９ 図 第１１図 ０８．２０３−、％、ヂ舌晶Ｓイ ２１３−Ｖシリーク“イド化合ｆ勿 芹ｐ勤Ａ針報 第１５図 Ｓイ゛゛５【イご鏝
Claims (1)
- 【特許請求の範囲】 １、半導体基板にアイソレーション領域と、少なくとも
一つの絶縁ゲート型電界効果トランジスタが形成されて
いるアクティブ領域とを少なくとも有する半導体装置に
おいて、上記アクティブ領域上のゲート電極の配線の厚
さが上記アイソレーション領域上のゲート電極配線の厚
さより厚いことを特徴とする半導体装置。 ２、半導体基板にアイソレーション領域と、少なくとも
一つの絶縁ゲート型電界効果トランジスタが形成されて
いるアクティブ領域とを少なくとも有する半導体装置に
おいて、上記アイソレーション領域と、上記アクティブ
領域との境界部におけるゲート酸化膜の厚さが、該境界
部以外におけるゲート酸化膜の厚さより厚いことを特徴
とする半導体装置。 ３、半導体基板に形成された溝を有するアイソレーショ
ン領域と、少なくとも一つの絶縁ゲート型電界効果トラ
ンジスタが形成されているアクティブ領域とを少なくと
も有する半導体装置において、上記アクティブ領域上の
ゲート電極の配線の厚さが上記アイソレーション領域上
のゲート電極配線の厚さより厚いことを特徴とする半導
体装置。 ４、半導体基板に形成された溝を有するアイソレーショ
ン領域と、少なくとも一つの絶縁ゲート型電界効果トラ
ンジスタが形成されているアクティブ領域とを少なくと
も有する半導体装置において、上記溝のエッジ部におけ
るゲート酸化膜の厚さが、該エッジ部以外におけるゲー
ト酸化膜の厚さより厚いことを特徴とする半導体装置。 ５、半導体基板に形成された溝を有するアイソレーショ
ン領域と、少なくとも一つの絶縁ゲート型電界効果トラ
ンジスタが形成されているアクティブ領域とを少なくと
も有する半導体装置において、上記溝の側壁の少なくと
も一部分が半導体基板並びに誘電体層と導体層との積層
膜で構成されており、該溝に埋め込まれた絶縁体上に第
２の導体層が設けられていることを特徴とする半導体装
置。 ６、上記溝は、最小線幅が０．５μｍ以下である請求項
３、４又は５記載の半導体装置。 ７、半導体基板上に、複数の絶縁ゲート型電界効果トラ
ンジスタと、それらを分離するための溝を有するアイソ
レーション領域とを形成する半導体装置の製造方法にお
いて、上記アイソレーション領域は、上記電界効果トラ
ンジスタのゲート絶縁膜となる誘電体層を形成し、該誘
電体層上にゲート電極配線となる導電体層又は半導体層
を形成した後、所望部分に溝を形成し、該溝に絶縁体を
埋め込み、アイソレーション領域を形成することを特徴
とする半導体装置の製造方法。 ８、上記導電体層又は半導体層は、厚さ５０ｎｍ以下の
多結晶Ｓｉであることを特徴とする請求項７記載の半導
体装置の製造方法。 ９、上記導電体層又は半導体層は、アモルファス状態で
形成されたＳｉであることを特徴とする請求項７記載の
半導体装置の製造方法。 １０、上記溝に絶縁体の埋め込みを行なう際に、上記電
界効果トランジスタの能動領域が形成される領域上に同
時に堆積した絶縁体をドライエッチングのみにより除去
することを特徴とする請求項７、８又は９記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296013A JP2742432B2 (ja) | 1988-11-25 | 1988-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296013A JP2742432B2 (ja) | 1988-11-25 | 1988-11-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143461A true JPH02143461A (ja) | 1990-06-01 |
| JP2742432B2 JP2742432B2 (ja) | 1998-04-22 |
Family
ID=17827991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296013A Expired - Lifetime JP2742432B2 (ja) | 1988-11-25 | 1988-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2742432B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226466A (ja) * | 1992-02-10 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| JPH05251552A (ja) * | 1992-03-09 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| EP0849787A1 (de) * | 1996-12-18 | 1998-06-24 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer intergrierten Schaltungsanordnung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202545A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPS594047A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6065572A (ja) * | 1983-09-21 | 1985-04-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6292470A (ja) * | 1985-10-18 | 1987-04-27 | Nec Corp | 半導体装置 |
-
1988
- 1988-11-25 JP JP63296013A patent/JP2742432B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58202545A (ja) * | 1982-05-21 | 1983-11-25 | Toshiba Corp | 半導体装置の製造方法 |
| JPS594047A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| JPS6065572A (ja) * | 1983-09-21 | 1985-04-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS6292470A (ja) * | 1985-10-18 | 1987-04-27 | Nec Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05226466A (ja) * | 1992-02-10 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| JPH05251552A (ja) * | 1992-03-09 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| EP0849787A1 (de) * | 1996-12-18 | 1998-06-24 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer intergrierten Schaltungsanordnung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2742432B2 (ja) | 1998-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 10 |
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