JPS6065572A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6065572A JPS6065572A JP58173093A JP17309383A JPS6065572A JP S6065572 A JPS6065572 A JP S6065572A JP 58173093 A JP58173093 A JP 58173093A JP 17309383 A JP17309383 A JP 17309383A JP S6065572 A JPS6065572 A JP S6065572A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 23
- 230000005684 electric field Effects 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 6
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 2
- 229920005591 polysilicon Polymers 0.000 abstract 2
- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000002378 acidificating effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 150000002343 gold Chemical class 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明のむべする技術分野〕
この説明は、ＭＯ８型電界効果トランジスタの構造に係
わり、そのソース及びドレイン拡散領域の断面形状を改
良した半導体装置及びそれゑ実現する製造方法。
わり、そのソース及びドレイン拡散領域の断面形状を改
良した半導体装置及びそれゑ実現する製造方法。
近年ＭＯ８型電界効果トランジスタ（以下ＭＯＳトラン
ジスタとする）の微細化が進み、いくつかの問題点が論
じられているうその１つにＮｃｈＭＯ８トランジスタの
動作中に、ドレイン近傍の空乏層内の強電界中で、加速
されたエレクトロンによって起こるインパクトアイオン
ゼーションが上げられる。第１図のような回路で表現さ
れたＮｃｈＭＯ８トランジスタの断面構造を示したもの
が、瀉２図であり、このトランジスタが動作中には、ソ
ースｌ （ｎ＋領領域から流れ出て、ゲート酸化膜、７
下の反転層５を通ったエレクトロンが、ドレイン、３
（ｎ”領域）Ｋすい込まれる際に、空乏層内のドレイン
近傍、Ａにて、電界で加速されたエレクトロンにより、
インパクトアイオンゼーション（衡突電離現実）が起こ
り、エレクトロン、ホールペアが生成される。したがっ
てドレイン近傍に電界１部分に集中していると、インパ
クトアイオンゼーションがより起りやすくなる。そのう
ちのエレクトロンの大部分は、Ａ部分における電界の方
向により、ドレイン内に引き込まれるが、一部のエレク
トロンは、ゲート酸化膜に注入され、トランジスタのし
きい値電圧の経時変化をもたらし、安定なしきい値電圧
が得られなくなる。また、インパクトアイオンゼーショ
ンに−１よって発生したホールは、基板（Ｐ形）内へ流
れ、それにより、ＭＯＳ）ランジスタ素子領域下の基板
電位が上がり、寄生バイポーラトランジスタの動作をう
ながしてしまう。そして、正常のＭＯＳトランジスタの
ドレイン７流より、大きな電流がソース・ドレイン間に
流れ、ゲート電圧によってコントロールで六ｋくなる。
ジスタとする）の微細化が進み、いくつかの問題点が論
じられているうその１つにＮｃｈＭＯ８トランジスタの
動作中に、ドレイン近傍の空乏層内の強電界中で、加速
されたエレクトロンによって起こるインパクトアイオン
ゼーションが上げられる。第１図のような回路で表現さ
れたＮｃｈＭＯ８トランジスタの断面構造を示したもの
が、瀉２図であり、このトランジスタが動作中には、ソ
ースｌ （ｎ＋領領域から流れ出て、ゲート酸化膜、７
下の反転層５を通ったエレクトロンが、ドレイン、３
（ｎ”領域）Ｋすい込まれる際に、空乏層内のドレイン
近傍、Ａにて、電界で加速されたエレクトロンにより、
インパクトアイオンゼーション（衡突電離現実）が起こ
り、エレクトロン、ホールペアが生成される。したがっ
てドレイン近傍に電界１部分に集中していると、インパ
クトアイオンゼーションがより起りやすくなる。そのう
ちのエレクトロンの大部分は、Ａ部分における電界の方
向により、ドレイン内に引き込まれるが、一部のエレク
トロンは、ゲート酸化膜に注入され、トランジスタのし
きい値電圧の経時変化をもたらし、安定なしきい値電圧
が得られなくなる。また、インパクトアイオンゼーショ
ンに−１よって発生したホールは、基板（Ｐ形）内へ流
れ、それにより、ＭＯＳ）ランジスタ素子領域下の基板
電位が上がり、寄生バイポーラトランジスタの動作をう
ながしてしまう。そして、正常のＭＯＳトランジスタの
ドレイン７流より、大きな電流がソース・ドレイン間に
流れ、ゲート電圧によってコントロールで六ｋくなる。
この基板電位の上昇を抑制する方法とｊ〜で、基板の濃
度を増加する事によって基板抵抗を小さくシ、たとえイ
ンパクトアイオンゼーションによって、ホールが基板中
に流れても、電位の上がる割合を小さくして、横型寄生
バイポーラトランジスタを動作しにくくする方法がある
。しかし基板を高濃度にする事により、ソース及びドレ
イン拡散領域と基板との間の拡散容量が増加し、デバイ
ス特性の低下をまねいたり、しきい値雷、圧をゲート酸
化膜下のイオン注入によって、コントロールするのが困
難に々る事があり、本質的に、インパクトアイオンゼー
ションの発生する原因を・押ざえるのではなく、それに
よる影響を小さくするｙ１↓を目的としている。才た、
ドレイン近傍で発生するインパクトアイオンゼーション
を抑制する方法として、最近、従来の画濃度のドレイン
領域のへりに、比較的低濃度のドレイン拡散層金形成し
、それによって空乏層が基板内に、成長しやすくなり、
電解の集中を起こｌｊＫ＜＜ ｔ。
度を増加する事によって基板抵抗を小さくシ、たとえイ
ンパクトアイオンゼーションによって、ホールが基板中
に流れても、電位の上がる割合を小さくして、横型寄生
バイポーラトランジスタを動作しにくくする方法がある
。しかし基板を高濃度にする事により、ソース及びドレ
イン拡散領域と基板との間の拡散容量が増加し、デバイ
ス特性の低下をまねいたり、しきい値雷、圧をゲート酸
化膜下のイオン注入によって、コントロールするのが困
難に々る事があり、本質的に、インパクトアイオンゼー
ションの発生する原因を・押ざえるのではなく、それに
よる影響を小さくするｙ１↓を目的としている。才た、
ドレイン近傍で発生するインパクトアイオンゼーション
を抑制する方法として、最近、従来の画濃度のドレイン
領域のへりに、比較的低濃度のドレイン拡散層金形成し
、それによって空乏層が基板内に、成長しやすくなり、
電解の集中を起こｌｊＫ＜＜ ｔ。
たＬＤＴ）（Ｌｉｇｈｔｌｇ ｄｏＲｅｄ ｄｒａｉｎ
）構造のＭＯＳトランジスタが考案されている。これ
は、ドレイン近傍の空乏層全仏げ、電界集中をさける構
造を作るために、濃度の低いソース・ドレイン領域が、
ゲート領域をはさんで対向しており、ソース・ドレイン
抵抗が高くなり、実効的な電流増幅率が低下してしまう
。
）構造のＭＯＳトランジスタが考案されている。これ
は、ドレイン近傍の空乏層全仏げ、電界集中をさける構
造を作るために、濃度の低いソース・ドレイン領域が、
ゲート領域をはさんで対向しており、ソース・ドレイン
抵抗が高くなり、実効的な電流増幅率が低下してしまう
。
また、相補型ＭＯＳ電解効果トランジスタ（以下ＣＭＯ
８とする）特有の現象として、ラッチアップがあるが、
上述した様なメカニズムで、バイポーラトランジスタが
動作する事によシ、ラッチアップに、いたる可酸性が考
えられる。ラッチアップは、ＭＯＳ）ランジスタ動作中
に、入出力端子に、ノイズあるいはサージによる過大電
圧、電流が印加されたりすると、異常な１扛流の直流パ
スができ、外乱信号を切断して本葬常電流が持続し、ト
ランジスタ自体を破壊する事さえある。このラッチアッ
プ埋填は、０ＭＯ８の微細化が進むにつれて従来考えら
れてた外部要因によるだけでなく、規定の電源、電圧（
例えば±１０噛）における動作中においても、寄生トラ
ンジスタにより、正常動作を不可ならせしめる車さえあ
る。
８とする）特有の現象として、ラッチアップがあるが、
上述した様なメカニズムで、バイポーラトランジスタが
動作する事によシ、ラッチアップに、いたる可酸性が考
えられる。ラッチアップは、ＭＯＳ）ランジスタ動作中
に、入出力端子に、ノイズあるいはサージによる過大電
圧、電流が印加されたりすると、異常な１扛流の直流パ
スができ、外乱信号を切断して本葬常電流が持続し、ト
ランジスタ自体を破壊する事さえある。このラッチアッ
プ埋填は、０ＭＯ８の微細化が進むにつれて従来考えら
れてた外部要因によるだけでなく、規定の電源、電圧（
例えば±１０噛）における動作中においても、寄生トラ
ンジスタにより、正常動作を不可ならせしめる車さえあ
る。
この発明は、上述した従来技術の欠点を改良したもので
、ＭＯＳ）ランジスタのドレイン近傍の電解年中を緩和
し、インパクトアイオンゼーションを抑制するような構
造の半導体装置及びその製造方法を提供する車を目的と
している。
、ＭＯＳ）ランジスタのドレイン近傍の電解年中を緩和
し、インパクトアイオンゼーションを抑制するような構
造の半導体装置及びその製造方法を提供する車を目的と
している。
この発明Ｕ、ＭＯＳ型電界効果トランジスタの、ソース
・ドレイン拡散領域のゲート酸化膜下チャネル領域をは
さんで対向する部分（第３図のＢ部分）の断面形状にお
いて、第３図のαの角度が９０度より大きくした事を特
徴とした構造を有している。
・ドレイン拡散領域のゲート酸化膜下チャネル領域をは
さんで対向する部分（第３図のＢ部分）の断面形状にお
いて、第３図のαの角度が９０度より大きくした事を特
徴とした構造を有している。
第４図は、上述したＭＯＳ型トランジスタ構造を達成す
るための製造方法による形成過程を示している。第４図
（ａ）ｉｄ、Ｐ型Ｓｉ基板上に、素子分離工程後、ゲー
ト酸化膜７、Ｐｏ１ｇ Ｓｉゲート４、ＳｉＮ膜８を積
層し、ゲートのバターニングヲ行い、 Ｐｏ１ｇＳｉ膜
とＳｉＮ膜をエツチングしたものである。次に。
るための製造方法による形成過程を示している。第４図
（ａ）ｉｄ、Ｐ型Ｓｉ基板上に、素子分離工程後、ゲー
ト酸化膜７、Ｐｏ１ｇ Ｓｉゲート４、ＳｉＮ膜８を積
層し、ゲートのバターニングヲ行い、 Ｐｏ１ｇＳｉ膜
とＳｉＮ膜をエツチングしたものである。次に。
全面（ｃｓｉＮ膜を堆待し、異方性エツチングを行いＰ
ｎｌｇ Ｓｉゲートに５ｉＮｌｊｉのカバーを残し、（
第４図（Ｃ））さらに、ソース・ドレイン領域となるべ
きＳｉ表面上に、酸化ＩＩか１３をｈ！長させたものが
第４図ｆｄ）に示されている。ＳｉＮ膜を除去した後、
酸化膜を異方性ドライエツチングを用いて除去すると第
４図ｆｅ）のようにＳｉ表面が露出する。その時の露出
した８４表面は、平坦でけ々く、酸化膜のＳｉ基板内へ
の成長により、あたかも、Ｓｉ表面にテーパを付けた様
になる。このよう々Ｓｉ表面形状においてＰｏ１ｇ Ｓ
ｉゲートヲマスクにして、ソース・ドレインのイオン注
入を行りい、拡散領域を形成すると、第４図（ｆ）のよ
うに、ソース・ドレイン領域のチャネルをはさんで対向
する。、かどの部分の角度が９０度以」二になっている
。この形状では、ドレイン近傍で起こる電界集中を緩和
でき、インパクトアイオンゼーションを抑制し、基板電
流による寄生バイポーラトランジスタの動作を押える事
ができる。
ｎｌｇ Ｓｉゲートに５ｉＮｌｊｉのカバーを残し、（
第４図（Ｃ））さらに、ソース・ドレイン領域となるべ
きＳｉ表面上に、酸化ＩＩか１３をｈ！長させたものが
第４図ｆｄ）に示されている。ＳｉＮ膜を除去した後、
酸化膜を異方性ドライエツチングを用いて除去すると第
４図ｆｅ）のようにＳｉ表面が露出する。その時の露出
した８４表面は、平坦でけ々く、酸化膜のＳｉ基板内へ
の成長により、あたかも、Ｓｉ表面にテーパを付けた様
になる。このよう々Ｓｉ表面形状においてＰｏ１ｇ Ｓ
ｉゲートヲマスクにして、ソース・ドレインのイオン注
入を行りい、拡散領域を形成すると、第４図（ｆ）のよ
うに、ソース・ドレイン領域のチャネルをはさんで対向
する。、かどの部分の角度が９０度以」二になっている
。この形状では、ドレイン近傍で起こる電界集中を緩和
でき、インパクトアイオンゼーションを抑制し、基板電
流による寄生バイポーラトランジスタの動作を押える事
ができる。
第５図は、同イ：１１−な構造を得るための別な製造工
程を示している。Ｐ型Ｓｉ基板上に、素子分離工程をほ
どこした後、ゲート酸化膜７ 、Ｐｏ１ｇ Ｓ＋４のゲ
ートパターニングを行い、その上に、酸化膜を形成した
ものが、第５図（ａ）である。次に、異方性エツチング
を行い酸化膜の側壁をＰｏ１ｇ Ｓｉゲート両側に残し
、 ＫＯＨ等の化学処理にて、Ｓｉ基板をエツチングし
たものが、第５図ｆｂ）及びｆｃ）である。最後にソー
ス・ドレイン拡散領域を形成し、所望のソース・ドレイ
ン領域の断面形状を有する′半導体装置を作成できる。
程を示している。Ｐ型Ｓｉ基板上に、素子分離工程をほ
どこした後、ゲート酸化膜７ 、Ｐｏ１ｇ Ｓ＋４のゲ
ートパターニングを行い、その上に、酸化膜を形成した
ものが、第５図（ａ）である。次に、異方性エツチング
を行い酸化膜の側壁をＰｏ１ｇ Ｓｉゲート両側に残し
、 ＫＯＨ等の化学処理にて、Ｓｉ基板をエツチングし
たものが、第５図ｆｂ）及びｆｃ）である。最後にソー
ス・ドレイン拡散領域を形成し、所望のソース・ドレイ
ン領域の断面形状を有する′半導体装置を作成できる。
この発明の実施により、ＭＯ８型トランジスタにおいて
、ソース・ドレイン拡散領域のゲート酸化膜下で対向す
る部分の断面形状が、かどの部分で９０度以上の角度を
持った構造となる。この形状により、ドレイン領域のか
どの部分近傍の空乏層内での電界色中をさまたげ、強電
界中で起こる効率の高いインパクトアイオンゼーション
を抑制できる。
、ソース・ドレイン拡散領域のゲート酸化膜下で対向す
る部分の断面形状が、かどの部分で９０度以上の角度を
持った構造となる。この形状により、ドレイン領域のか
どの部分近傍の空乏層内での電界色中をさまたげ、強電
界中で起こる効率の高いインパクトアイオンゼーション
を抑制できる。
特ｖ（、デバイスの微細化が進み、ソース・ドレイン領
域の深さが残くなるにつれて、この効果がでてくる。そ
れゆえ、ｎｃｈＭＯ８型トラ、ンジスタの場合エレクト
ロンのゲート酸化膜内への注入が減少し、しきい値重圧
のシフトを押え安定になる。また、インパクトアイオン
ゼーションで生成されるホールによる基板電流も減少し
、寄生バイポーラトランジスタを動作しにくく−する。
域の深さが残くなるにつれて、この効果がでてくる。そ
れゆえ、ｎｃｈＭＯ８型トラ、ンジスタの場合エレクト
ロンのゲート酸化膜内への注入が減少し、しきい値重圧
のシフトを押え安定になる。また、インパクトアイオン
ゼーションで生成されるホールによる基板電流も減少し
、寄生バイポーラトランジスタを動作しにくく−する。
との発明金ＣＭＯ８型トランジスタの構造に適用した実
施例を、第６図に示しである。Ｎ型基板を用い、Ｐタイ
プウェルを形成した後、Ｎｃｈ及びＰ、ｄ・ｈ１１トラ
ンジスタを作成しており、その製造工程は、前述した方
法を用いている。両チャネルトランジスタとも、ソース
・ドレイン領域の断面形状において、拡散領域のかどの
部分の角度が９０度より大きい構造をしている。電界集
中によって起こるインパクトアイオンゼーションの抑制
効果により、基板電流を減少させ、ＣＭＯ８型Ｏ８ンジ
スタ特有のラッチアップ現象を起こりにくくする事が、
可能となっている。
施例を、第６図に示しである。Ｎ型基板を用い、Ｐタイ
プウェルを形成した後、Ｎｃｈ及びＰ、ｄ・ｈ１１トラ
ンジスタを作成しており、その製造工程は、前述した方
法を用いている。両チャネルトランジスタとも、ソース
・ドレイン領域の断面形状において、拡散領域のかどの
部分の角度が９０度より大きい構造をしている。電界集
中によって起こるインパクトアイオンゼーションの抑制
効果により、基板電流を減少させ、ＣＭＯ８型Ｏ８ンジ
スタ特有のラッチアップ現象を起こりにくくする事が、
可能となっている。
第１図はＮ型ＭＯ８）ランジスタの回路図、第２図はこ
れをＰ型８＋基板上に実現した場合の断面ハ第３図は本
発明で所望するソース・ドレイン領域の断面形状を示す
断面ｉｉ’：Ｉ、第４図（ａ）〜（ｆ）及び第５図（ａ
）〜（祷は、Ｎ型Ｍ６Ｓトランジスタを本発明で実現し
た製造工程を示す断面図、第６図は、これをＣＭＯ８型
トランジスタに適用した断面図である。 図において、 １ ソース拡散領域（Ｎ刑）、２ Ｐ型Ｓ１基板３・ド
レイン拡散領域（Ｎ剤）、４− Ｐｏ１ｇＳｉゲート、
５ 反転層、６・・空乏層、７・・・ゲート酸化膜（−
８・・ＳｉＮ膜、９ ・フィールド酸化膜、（１０）
酸′化膜、（１１）反転防止拡散層、１２１ Ｐウェル
、（１３）・・Ｎ型Ｓ！基板、 ＋Ｍ）・・ソース・ド
レイン拡散領域（Ｎ型）、θつ・・・ソース・ドレイン
拡散領域（Ｐ型）。 代理人 弁理士 則近憲佑（他１名） 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 ＜Ｃ） 第 ４ 図 ＜ｅ） （、ｆ）
れをＰ型８＋基板上に実現した場合の断面ハ第３図は本
発明で所望するソース・ドレイン領域の断面形状を示す
断面ｉｉ’：Ｉ、第４図（ａ）〜（ｆ）及び第５図（ａ
）〜（祷は、Ｎ型Ｍ６Ｓトランジスタを本発明で実現し
た製造工程を示す断面図、第６図は、これをＣＭＯ８型
トランジスタに適用した断面図である。 図において、 １ ソース拡散領域（Ｎ刑）、２ Ｐ型Ｓ１基板３・ド
レイン拡散領域（Ｎ剤）、４− Ｐｏ１ｇＳｉゲート、
５ 反転層、６・・空乏層、７・・・ゲート酸化膜（−
８・・ＳｉＮ膜、９ ・フィールド酸化膜、（１０）
酸′化膜、（１１）反転防止拡散層、１２１ Ｐウェル
、（１３）・・Ｎ型Ｓ！基板、 ＋Ｍ）・・ソース・ド
レイン拡散領域（Ｎ型）、θつ・・・ソース・ドレイン
拡散領域（Ｐ型）。 代理人 弁理士 則近憲佑（他１名） 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 ＜Ｃ） 第 ４ 図 ＜ｅ） （、ｆ）
Claims (1)
- 【特許請求の範囲】 （］）ソース・ドレイン領域−間に形成されたチャネル
領域上に、ゲート電ｆｆ１−ｉ設けたＭ６Ｓ型電界効果
トランジスタにおいて、ソースドレイン拡散領域のチャ
ネル領域、をはさんで対向する部分の断面形状のかどの
部分の角度を９０度より、大きくするような構造を有す
る半導体装置。 （２） Ｐｏ Ｉｇ Ｓ ｉ膜及びＳｉＮ膜のゲートパ
ターニング後、再び全面にＳｉＮ膜を堆積し、次いで異
方性エツチングを行いＰｏ１ｇＳｉゲート側壁にＳｉＮ
膜を残し、その後に酸化膜を成長させ、次ＫＳｉＮ膜を
除去し、Ｐｏ１ｇＳｉゲートをマスクにして酸化膜を異
方性エツチングし、ソース・ドレイン領域となるＳｉ表
面に、ゲート電極側が高くなるようにテーパをつけた後
、ソース・ドレイン拡散領域を形成する半導体装置の製
造方法。 （３）Ｐｏ１ｇＳｉ膜のゲートパターニングｇ−１結晶
面に対し、異方的にエツチング速度の異なる薬品処理を
施こしてソース・ドレイン領域となるＳｉ表面にゲート
電Ａ娠何１が高くなるようにテーパをつけた後、ソース
−ドレイン拡散領域を形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173093A JPS6065572A (ja) | 1983-09-21 | 1983-09-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173093A JPS6065572A (ja) | 1983-09-21 | 1983-09-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6065572A true JPS6065572A (ja) | 1985-04-15 |
Family
ID=15954061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173093A Pending JPS6065572A (ja) | 1983-09-21 | 1983-09-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065572A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143461A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-09-21 JP JP58173093A patent/JPS6065572A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02143461A (ja) * | 1988-11-25 | 1990-06-01 | Hitachi Ltd | 半導体装置の製造方法 |
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