JPH07161977A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07161977A JPH07161977A JP30494893A JP30494893A JPH07161977A JP H07161977 A JPH07161977 A JP H07161977A JP 30494893 A JP30494893 A JP 30494893A JP 30494893 A JP30494893 A JP 30494893A JP H07161977 A JPH07161977 A JP H07161977A
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- Japan
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- impurity region
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Abstract
(57)【要約】
【目的】微細化に適した溝ゲートＭＯＳトランジスタ並
びにその製造方法を提供する。 【構成】ゲート電極７１を埋め込んだ溝の底部に、ソー
ス・ドレイン３６と同じ導電型を有しかつそれらとは接
しない第三の不純物領域６５を有し、電子はソース３６
から反転層と不純物領域６５を介してドレイン３６へと
流れる。不純物領域６５は溝の角を被うように存在す
る。
びにその製造方法を提供する。 【構成】ゲート電極７１を埋め込んだ溝の底部に、ソー
ス・ドレイン３６と同じ導電型を有しかつそれらとは接
しない第三の不純物領域６５を有し、電子はソース３６
から反転層と不純物領域６５を介してドレイン３６へと
流れる。不純物領域６５は溝の角を被うように存在す
る。
Description
【０００１】
【産業上の利用分野】本発明は、微細化に有利な特徴を
有する半導体装置とその製造方法に係り、特に、短チャ
ネル特性に優れた利点を有するＭＯＳ（Metal-Oxide-Se
miconductor)トランジスタの製造方法に関する。
有する半導体装置とその製造方法に係り、特に、短チャ
ネル特性に優れた利点を有するＭＯＳ（Metal-Oxide-Se
miconductor)トランジスタの製造方法に関する。
【０００２】
【従来の技術】シリコン基板を用いたＭＯＳトランジス
タは、スケーリング則にしたがって微細化を進めること
で、その性能を向上させてきた。しかし、微細化の促進
は、しきい電圧の低下やパンチスルーなどに代表される
短チャネル効果と呼ばれる現象を引き起こし、トランジ
スタ特性の制御を困難にしている。
タは、スケーリング則にしたがって微細化を進めること
で、その性能を向上させてきた。しかし、微細化の促進
は、しきい電圧の低下やパンチスルーなどに代表される
短チャネル効果と呼ばれる現象を引き起こし、トランジ
スタ特性の制御を困難にしている。
【０００３】短チャネル効果を抑えながらＭＯＳトラン
ジスタの微細化を進める指針として、従来より、ゲート
酸化膜の薄膜化，チャネル近傍の不純物の高濃度化，ソ
ース・ドレインの浅接合化の三つが知られている。この
中で、ゲート酸化膜厚は既にトンネルリークで決まる薄
膜限界に近いところが使用されており、改善の余地は少
ない。また、チャネル近傍の不純物濃度の高濃度化も、
しきい電圧の増加や移動度の低下を伴い、これらを避け
るために必要な濃度プロファイルの制御も、適当なプロ
ファイル形成には、現状のプロセス技術では不十分であ
る。これらに対して、ソース・ドレインの浅接合化は、
従来のＭＯＳトランジスタの構造では難しいが、ゲート
の構造を溝型に変えることで対処することができる。
ジスタの微細化を進める指針として、従来より、ゲート
酸化膜の薄膜化，チャネル近傍の不純物の高濃度化，ソ
ース・ドレインの浅接合化の三つが知られている。この
中で、ゲート酸化膜厚は既にトンネルリークで決まる薄
膜限界に近いところが使用されており、改善の余地は少
ない。また、チャネル近傍の不純物濃度の高濃度化も、
しきい電圧の増加や移動度の低下を伴い、これらを避け
るために必要な濃度プロファイルの制御も、適当なプロ
ファイル形成には、現状のプロセス技術では不十分であ
る。これらに対して、ソース・ドレインの浅接合化は、
従来のＭＯＳトランジスタの構造では難しいが、ゲート
の構造を溝型に変えることで対処することができる。
【０００４】図２に示す溝ゲートＭＯＳトランジスタ
（例えば、特開昭59−99771 号公報に述べられている）
は、従来のＭＯＳトランジスタがゲート電極を形成して
からソース・ドレインをイオン打ち込みで形成するのに
対して、先にソース・ドレイン３６を形成してからその
中央部に溝を形成して、ゲート電極７１を形成する点に
特徴がある。基板に溝を形成した結果、ソース・ドレイ
ンの接合はチャネル部よりも上になる。この結果、溝ゲ
ートＭＯＳトランジスタでは、従来構造ＭＯＳトランジ
スタに比べて短チャネル特性は大幅に改善する。また、
ソース・ドレイン引き出し電極４１と配線１３をつなぐ
コンタクト孔１２を素子分離酸化膜上で開孔することが
できるため、微細化にはさらに有利となる。このため、
ゲート長が０.１μｍ を切るほどの微細なＭＯＳトラン
ジスタを実現する有力な候補として注目されている。
（例えば、特開昭59−99771 号公報に述べられている）
は、従来のＭＯＳトランジスタがゲート電極を形成して
からソース・ドレインをイオン打ち込みで形成するのに
対して、先にソース・ドレイン３６を形成してからその
中央部に溝を形成して、ゲート電極７１を形成する点に
特徴がある。基板に溝を形成した結果、ソース・ドレイ
ンの接合はチャネル部よりも上になる。この結果、溝ゲ
ートＭＯＳトランジスタでは、従来構造ＭＯＳトランジ
スタに比べて短チャネル特性は大幅に改善する。また、
ソース・ドレイン引き出し電極４１と配線１３をつなぐ
コンタクト孔１２を素子分離酸化膜上で開孔することが
できるため、微細化にはさらに有利となる。このため、
ゲート長が０.１μｍ を切るほどの微細なＭＯＳトラン
ジスタを実現する有力な候補として注目されている。
【０００５】ここで１１は層間絶縁膜、１３は配線、３
１はｐ型シリコン基板、３２はｐ型ウェル領域、３３は
素子間分離酸化膜、３５は素子間分離を向上させる高濃
度不純物領域、４１はソース・ドレイン引き出し電極、
４２はソース・ドレイン引き出し電極加工マスクとなる
酸化膜、６１はシリコン窒化膜サイドウォール、６６は
ゲート酸化膜、７１はゲート電極である。
１はｐ型シリコン基板、３２はｐ型ウェル領域、３３は
素子間分離酸化膜、３５は素子間分離を向上させる高濃
度不純物領域、４１はソース・ドレイン引き出し電極、
４２はソース・ドレイン引き出し電極加工マスクとなる
酸化膜、６１はシリコン窒化膜サイドウォール、６６は
ゲート酸化膜、７１はゲート電極である。
【０００６】
【発明が解決しようとする課題】しかし、溝ゲートＭＯ
Ｓトランジスタでは、同じチャネル長で比較した場合、
従来のＭＯＳトランジスタよりも性能が低下する。この
原因にはプロセス上の問題と構造上の問題がある。前者
は、ドライエッチで溝を掘った結果、チャネル部にエッ
チングのダメージが入ってしまう問題である。これは、
プロセスの改良により対処することが可能であると考え
られている。後者は、溝形状に係わるより本質的な問題
である。溝の角の部分は電界集中の結果、反転層が形成
されにくくなり、小さなポテンシャルバリアを形成す
る。このバリアは、溝の角が鋭くなればなるほど顕著に
なり、相互コンダクタンスとドレイン電流の低下をもた
らす。したがって、溝の角の形状はできるだけ滑らかに
しなければならないが、これは逆に短チャネル効果を助
長する方向に働く。
Ｓトランジスタでは、同じチャネル長で比較した場合、
従来のＭＯＳトランジスタよりも性能が低下する。この
原因にはプロセス上の問題と構造上の問題がある。前者
は、ドライエッチで溝を掘った結果、チャネル部にエッ
チングのダメージが入ってしまう問題である。これは、
プロセスの改良により対処することが可能であると考え
られている。後者は、溝形状に係わるより本質的な問題
である。溝の角の部分は電界集中の結果、反転層が形成
されにくくなり、小さなポテンシャルバリアを形成す
る。このバリアは、溝の角が鋭くなればなるほど顕著に
なり、相互コンダクタンスとドレイン電流の低下をもた
らす。したがって、溝の角の形状はできるだけ滑らかに
しなければならないが、これは逆に短チャネル効果を助
長する方向に働く。
【０００７】本発明の目的は、溝の角の影響を弱め、微
細化つまり短チャネル化とトランジスタの性能向上を両
立することが可能な溝ゲートＭＯＳトランジスタを提供
することにある。
細化つまり短チャネル化とトランジスタの性能向上を両
立することが可能な溝ゲートＭＯＳトランジスタを提供
することにある。
【０００８】本発明の他の目的は、溝ゲートＭＯＳトラ
ンジスタにおいてチャネルの抵抗を減少させる方法を提
供することにある。
ンジスタにおいてチャネルの抵抗を減少させる方法を提
供することにある。
【０００９】
【課題を解決するための手段】本発明では、上記の問題
を解決するために、ソース・ドレイン３６の中間に、ソ
ース・ドレインとは接することなく、ソース・ドレイン
と同じ導電型を有する不純物領域を形成し、溝ゲートの
角をこの不純物領域が被う構造とした。
を解決するために、ソース・ドレイン３６の中間に、ソ
ース・ドレインとは接することなく、ソース・ドレイン
と同じ導電型を有する不純物領域を形成し、溝ゲートの
角をこの不純物領域が被う構造とした。
【００１０】
【作用】本発明によれば、電界集中が起きる溝の角は、
ソース・ドレインと同じ導電型を有する不純物領域の中
に含まれるため、この不純物領域がない場合に溝の角に
集中した電流の経路は、この不純物領域の中で拡がりを
もつことになり、電界集中の影響を受けにくくなる。さ
らに、本発明によれば、チャネルの一部が反転層より抵
抗の低い不純物領域に置き換えられるため、全体として
チャネル抵抗も低下する。これらの作用により、ドレイ
ン電流及び相互コンダクタンスは増加する。また、本発
明によれば、溝の底部をソース・ドレインと同じ導電型
を有する不純物領域に置き換えるため、短チャネル効果
の原因となるドレイン電界のソースへの張り出しがこの
不純物領域の存在により助長されることもなく、トラン
ジスタの性能向上と微細化を両立できる。さらに、本発
明によれば、ドライエッチにさらされた溝の底部をソー
ス・ドレインと同じ導電型を有する不純物領域に置き換
えるため、ドライエッチによる基板の損傷がもたらすト
ランジスタの性能低下も緩和される。
ソース・ドレインと同じ導電型を有する不純物領域の中
に含まれるため、この不純物領域がない場合に溝の角に
集中した電流の経路は、この不純物領域の中で拡がりを
もつことになり、電界集中の影響を受けにくくなる。さ
らに、本発明によれば、チャネルの一部が反転層より抵
抗の低い不純物領域に置き換えられるため、全体として
チャネル抵抗も低下する。これらの作用により、ドレイ
ン電流及び相互コンダクタンスは増加する。また、本発
明によれば、溝の底部をソース・ドレインと同じ導電型
を有する不純物領域に置き換えるため、短チャネル効果
の原因となるドレイン電界のソースへの張り出しがこの
不純物領域の存在により助長されることもなく、トラン
ジスタの性能向上と微細化を両立できる。さらに、本発
明によれば、ドライエッチにさらされた溝の底部をソー
ス・ドレインと同じ導電型を有する不純物領域に置き換
えるため、ドライエッチによる基板の損傷がもたらすト
ランジスタの性能低下も緩和される。
【００１１】
【実施例】図１は、本発明の実施例に基づく、ＭＯＳト
ランジスタ素子の断面図である。溝の底部に、溝の角を
被うように、ソース・ドレインと同じ導電型を有する不
純物領域６５を有し、電子はソース３６→反転層→不純
物領域６５→反転層→ドレイン３６へと順に流れる。
ランジスタ素子の断面図である。溝の底部に、溝の角を
被うように、ソース・ドレインと同じ導電型を有する不
純物領域６５を有し、電子はソース３６→反転層→不純
物領域６５→反転層→ドレイン３６へと順に流れる。
【００１２】ここで１１は層間絶縁膜、１２はコンタク
ト孔を埋める金属、１３は配線、３１はｐ型シリコン基
板、３２はｐ型ウェル領域、３３は素子間分離酸化膜、
３５は素子間分離を向上させる高濃度不純物領域、４１
はソース・ドレイン引き出し電極、４２はソース・ドレ
イン引き出し電極加工マスクとなる酸化膜、６１はシリ
コン窒化膜サイドウォール、６６はゲート酸化膜、７１
はゲート電極である。
ト孔を埋める金属、１３は配線、３１はｐ型シリコン基
板、３２はｐ型ウェル領域、３３は素子間分離酸化膜、
３５は素子間分離を向上させる高濃度不純物領域、４１
はソース・ドレイン引き出し電極、４２はソース・ドレ
イン引き出し電極加工マスクとなる酸化膜、６１はシリ
コン窒化膜サイドウォール、６６はゲート酸化膜、７１
はゲート電極である。
【００１３】以下、ｎチャネルについて本実施例のＭＯ
Ｓトランジスタの製造方法を説明する。ｐチャネルにつ
いても、不純物の導電型を逆にすれば、同じ工程で作る
ことができ、また、同一基板上に導電型の異なる本ＭＯ
ＳＦＥＴを形成すれば、相補型の回路が構成できる。
Ｓトランジスタの製造方法を説明する。ｐチャネルにつ
いても、不純物の導電型を逆にすれば、同じ工程で作る
ことができ、また、同一基板上に導電型の異なる本ＭＯ
ＳＦＥＴを形成すれば、相補型の回路が構成できる。
【００１４】図３乃至図４は本発明の実施例のトランジ
スタ製造工程を示す。
スタ製造工程を示す。
【００１５】まず、図３（Ａ）に示したように、半導体
基板３１の中に、ウェル領域３２を、公知の表面酸化法
とイオン打ち込み法を用いて作成する。具体的には、半
導体基板は濃度１×１０15／cm3 のボロンを含むｐ型シ
リコン基板であり、ウェル３２はボロンを約５×１０16
／cm3 含む。ウェルを形成後、公知の選択酸化法を用い
て素子間分離用の酸化膜３３を約５００ｎｍ形成し、さ
らに基板表面に酸化膜３４を約２０ｎｍ形成した後、素
子分離特性を向上させるために、素子分離酸化膜直下で
濃度が最大となるような、ウェル領域と導電型の等しい
不純物領域３５をイオン打ち込み法で形成する。具体的
には、ボロンをピーク濃度が約１×１０18／cm3 になる
ように打ち込む。さらに、後にソース・ドレインの一部
となる、ウェル領域とは導電型の異なる不純物領域３６
をイオン打ち込み法で形成する。具体的には、砒素をピ
ーク濃度が約１×１０20／cm3 になるように打ち込む。
基板３１の中に、ウェル領域３２を、公知の表面酸化法
とイオン打ち込み法を用いて作成する。具体的には、半
導体基板は濃度１×１０15／cm3 のボロンを含むｐ型シ
リコン基板であり、ウェル３２はボロンを約５×１０16
／cm3 含む。ウェルを形成後、公知の選択酸化法を用い
て素子間分離用の酸化膜３３を約５００ｎｍ形成し、さ
らに基板表面に酸化膜３４を約２０ｎｍ形成した後、素
子分離特性を向上させるために、素子分離酸化膜直下で
濃度が最大となるような、ウェル領域と導電型の等しい
不純物領域３５をイオン打ち込み法で形成する。具体的
には、ボロンをピーク濃度が約１×１０18／cm3 になる
ように打ち込む。さらに、後にソース・ドレインの一部
となる、ウェル領域とは導電型の異なる不純物領域３６
をイオン打ち込み法で形成する。具体的には、砒素をピ
ーク濃度が約１×１０20／cm3 になるように打ち込む。
【００１６】次に、素子領域表面の酸化膜３４を除去し
た後、図３（Ｂ）のように、基板表面に多結晶シリコン
膜４１を１００ｎｍ、公知のＣＶＤ（Chemical VaporDe
position）で堆積する。そしてこの膜にもイオン打ち込
みを行い、ウェル領域と導電型の異なる不純物領域とす
る。具体的には、リンをピーク濃度が約１×１０20／cm
3になるように打ち込む。その後、酸化膜４２を約１０
０ｎｍ、公知のＣＶＤで堆積する。
た後、図３（Ｂ）のように、基板表面に多結晶シリコン
膜４１を１００ｎｍ、公知のＣＶＤ（Chemical VaporDe
position）で堆積する。そしてこの膜にもイオン打ち込
みを行い、ウェル領域と導電型の異なる不純物領域とす
る。具体的には、リンをピーク濃度が約１×１０20／cm
3になるように打ち込む。その後、酸化膜４２を約１０
０ｎｍ、公知のＣＶＤで堆積する。
【００１７】続いて、図３（Ｃ）に示すように、公知の
ドライエッチ法を用いて前述の酸化膜４２と多結晶シリ
コン膜４１を加工して、一対の積み上げ拡散層に分離す
る。この際、下地となるシリコン基板があまり掘られな
いように、つまりウェル領域と導電型の異なる不純物領
域３６がなくならないようにエッチング量を制御した。
その後、シリコン窒化膜５３を、公知のＣＶＤで堆積す
る。このときに堆積する膜厚によって、ゲート電極を埋
め込む溝の幅が決められる。
ドライエッチ法を用いて前述の酸化膜４２と多結晶シリ
コン膜４１を加工して、一対の積み上げ拡散層に分離す
る。この際、下地となるシリコン基板があまり掘られな
いように、つまりウェル領域と導電型の異なる不純物領
域３６がなくならないようにエッチング量を制御した。
その後、シリコン窒化膜５３を、公知のＣＶＤで堆積す
る。このときに堆積する膜厚によって、ゲート電極を埋
め込む溝の幅が決められる。
【００１８】次に、図４（Ａ）のように、公知の異方性
ドライエッチングを用いて、窒化膜のサイドウォール６
１を形成する。さらに、公知の異方性ドライエッチング
を用いて基板に溝６２を形成する。溝６２の壁はできる
だけ垂直になっていなければならない。前述のウェル領
域と導電型の異なる不純物領域３６は溝６２により分断
され、ソース・ドレイン３６となる。この後、公知の熱
酸化法で溝表面に５ｎｍ程度の酸化膜を形成してから、
イオン打ち込みを行い、ウェル領域と導電型の異なる不
純物領域６５を形成する。溝６２の壁が垂直でないと溝
全体にこの不純物領域６５が拡がってしまうため、垂直
な加工ができるエッチング法を採用した。続いて、５ｎ
ｍの酸化膜をウェットエッチングで除去した後、改めて
ゲート酸化膜６６を５ｎｍの厚さに公知の熱酸化法で形
成する。
ドライエッチングを用いて、窒化膜のサイドウォール６
１を形成する。さらに、公知の異方性ドライエッチング
を用いて基板に溝６２を形成する。溝６２の壁はできる
だけ垂直になっていなければならない。前述のウェル領
域と導電型の異なる不純物領域３６は溝６２により分断
され、ソース・ドレイン３６となる。この後、公知の熱
酸化法で溝表面に５ｎｍ程度の酸化膜を形成してから、
イオン打ち込みを行い、ウェル領域と導電型の異なる不
純物領域６５を形成する。溝６２の壁が垂直でないと溝
全体にこの不純物領域６５が拡がってしまうため、垂直
な加工ができるエッチング法を採用した。続いて、５ｎ
ｍの酸化膜をウェットエッチングで除去した後、改めて
ゲート酸化膜６６を５ｎｍの厚さに公知の熱酸化法で形
成する。
【００１９】次に、多結晶シリコン膜を１００ｎｍ堆積
し、リンを濃度が約１×１０20／cm3 になるようにイオ
ン打ち込みを行った後、８００℃，１０分程度の熱処理
を加えて、打ち込まれた不純物を活性化させる。その
後、図４（Ｂ）のように、多結晶シリコン膜を加工し、
ゲート電極７１を形成する。
し、リンを濃度が約１×１０20／cm3 になるようにイオ
ン打ち込みを行った後、８００℃，１０分程度の熱処理
を加えて、打ち込まれた不純物を活性化させる。その
後、図４（Ｂ）のように、多結晶シリコン膜を加工し、
ゲート電極７１を形成する。
【００２０】続いて、基板表面を洗浄した後、図１のよ
うに、基板全体に層間絶縁膜１１をＣＶＤ法で堆積し、
続いて熱処理を加え、表面を平坦化する。具体的には、
最初に不純物を含まない酸化膜を１００ｎｍ程度堆積
し、その上にボロンとリンを高濃度で含む酸化膜を堆積
して、８００℃で熱処理を加える。最後に、絶縁膜１１
にコンタクト孔を開口し、公知の選択ＣＶＤ法でタング
ステンなどの金属を埋め戻した後、配線１３を形成し、
本発明のトランジスタが完成する。
うに、基板全体に層間絶縁膜１１をＣＶＤ法で堆積し、
続いて熱処理を加え、表面を平坦化する。具体的には、
最初に不純物を含まない酸化膜を１００ｎｍ程度堆積
し、その上にボロンとリンを高濃度で含む酸化膜を堆積
して、８００℃で熱処理を加える。最後に、絶縁膜１１
にコンタクト孔を開口し、公知の選択ＣＶＤ法でタング
ステンなどの金属を埋め戻した後、配線１３を形成し、
本発明のトランジスタが完成する。
【００２１】
【発明の効果】本発明によれば、溝ゲートＭＯＳトラン
ジスタ特有の溝の角の電界集中によるトランジスタ性能
の阻害を緩和することができ、かつチャネル抵抗を低く
することができるため、微細化に有利な特徴を有する溝
ゲートＭＯＳトランジスタに高性能という特徴が付加さ
れる。
ジスタ特有の溝の角の電界集中によるトランジスタ性能
の阻害を緩和することができ、かつチャネル抵抗を低く
することができるため、微細化に有利な特徴を有する溝
ゲートＭＯＳトランジスタに高性能という特徴が付加さ
れる。
【図１】本発明によるＭＯＳトランジスタの実施例を示
す断面図。
す断面図。
【図２】従来の溝ゲートＭＯＳトランジスタの例を示す
断面。
断面。
【図３】実施例の説明に用いられる、図１のＭＯＳトラ
ンジスタの製造工程を示す断面図。
ンジスタの製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
１１…層間絶縁膜、１２…コンタクト孔を埋める金属、
１３…配線、３１…ｐ型シリコン基板、３２…ｐ型ウェ
ル領域、３３…素子間分離酸化膜、３４…酸化膜、３５
…素子間分離を向上させる高濃度不純物領域、３６…ｎ
型不純物領域（ソース・ドレイン）、４１…ｎ型不純物
を含む多結晶シリコン（ソース・ドレイン引き出し電
極)、４２…酸化膜（ソース・ドレイン引き出し電極加
工マスク)、５３…シリコン窒化膜、６１…シリコン窒
化膜サイドウォール、６２…ゲート電極を埋め込む溝、
６５…ｎ型不純物領域、６６…ゲート酸化膜、７１…ゲ
ート電極。
１３…配線、３１…ｐ型シリコン基板、３２…ｐ型ウェ
ル領域、３３…素子間分離酸化膜、３４…酸化膜、３５
…素子間分離を向上させる高濃度不純物領域、３６…ｎ
型不純物領域（ソース・ドレイン）、４１…ｎ型不純物
を含む多結晶シリコン（ソース・ドレイン引き出し電
極)、４２…酸化膜（ソース・ドレイン引き出し電極加
工マスク)、５３…シリコン窒化膜、６１…シリコン窒
化膜サイドウォール、６２…ゲート電極を埋め込む溝、
６５…ｎ型不純物領域、６６…ゲート酸化膜、７１…ゲ
ート電極。
Claims (4)
- 【請求項１】半導体基板と、前記半導体基板に設けら
れ、基板とは導電型の異なる第一，第二の不純物領域
と、前記第一，第二の不純物領域の間に設けられた溝
と、前記溝の表面に設けられたゲート絶縁膜と、前記ゲ
ート絶縁膜上に設けられたゲート電極とを有する金属−
酸化膜−半導体型の電界効果半導体装置において、前記
溝の底面は、前記第一，第二の不純物領域と前記半導体
基板との境界よりも深いところに存在しかつ、前記溝の
底面に接して前記第一，第二の不純物領域とは接しない
が導電型は同じである第三の不純物領域が存在すること
を特徴とする半導体装置。 - 【請求項２】請求項１において、前記第三の不純物領域
は、前記溝の底面および側面の一部に接している半導体
装置。 - 【請求項３】請求項１において、同一基板上に、導電型
の異なる半導体装置が複数個形成されている半導体装
置。 - 【請求項４】半導体基板に、各素子を電気的に分離する
ための絶縁膜を成長させる工程と、前記半導体基板とは
導電型の異なる不純物領域を形成する工程と、前記不純
物領域への引き出し電極を形成する工程と、前記引き出
し電極の側壁に側壁絶縁膜を形成する工程と、前記引き
出し電極と前記側壁絶縁膜をマスクにして基板に溝を形
成し前記溝により前記不純物領域を二分する工程と、前
記溝の底部に接する基板とは導電型の異なる不純物領域
を形成する工程と、前記溝の表面にゲート絶縁膜を形成
する工程と、前記溝にゲート電極を埋め込んで加工する
工程と、配線層の下地となる層間絶縁膜を堆積する工程
と、前記層間絶縁膜に孔を開けて半導体基板，ゲート電
極，基板とは導電型の異なる不純物領域の導電層を露出
させる工程と、配線層を形成する工程からなることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30494893A JPH07161977A (ja) | 1993-12-06 | 1993-12-06 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30494893A JPH07161977A (ja) | 1993-12-06 | 1993-12-06 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161977A true JPH07161977A (ja) | 1995-06-23 |
Family
ID=17939246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30494893A Pending JPH07161977A (ja) | 1993-12-06 | 1993-12-06 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07161977A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2003017587A (ja) * | 2001-06-29 | 2003-01-17 | Sony Corp | 半導体装置およびその製造方法 |
| JP2006261625A (ja) * | 2005-03-18 | 2006-09-28 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
-
1993
- 1993-12-06 JP JP30494893A patent/JPH07161977A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001267514A (ja) * | 2000-03-16 | 2001-09-28 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子 |
| JP2003017587A (ja) * | 2001-06-29 | 2003-01-17 | Sony Corp | 半導体装置およびその製造方法 |
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