JPS63114173A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63114173A JPS63114173A JP61258557A JP25855786A JPS63114173A JP S63114173 A JPS63114173 A JP S63114173A JP 61258557 A JP61258557 A JP 61258557A JP 25855786 A JP25855786 A JP 25855786A JP S63114173 A JPS63114173 A JP S63114173A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 8
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229930194542 Keto Natural products 0.000 description 1
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 125000000468 ketone group Chemical group 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置およびその製造方法に関し、特に埋
込みゲート型ＭＯ８（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍ１
ｃｏｎｄｕｃｔｏｒ ） ＦＥＴ （電界効果トランジ
スタ）に関するものである。
込みゲート型ＭＯ８（Ｍｅｔａｌ ＯｘｉｄｅＳｅｍ１
ｃｏｎｄｕｃｔｏｒ ） ＦＥＴ （電界効果トランジ
スタ）に関するものである。
（従来の技術）
ＭＯＳＦＥＴのチャネル長を短くしていくと、しきい値
電圧の低下や、リーク電流の発生（短チヤネル効果）と
いう問題が生じる。このため、チャネルの不純物濃度を
上げたシ、ソース、ドレイン領域のイオン注入層を浅く
形成し、横方向の空乏層の伸びを抑えなければならない
。
電圧の低下や、リーク電流の発生（短チヤネル効果）と
いう問題が生じる。このため、チャネルの不純物濃度を
上げたシ、ソース、ドレイン領域のイオン注入層を浅く
形成し、横方向の空乏層の伸びを抑えなければならない
。
これを解決するためソース、ドレイン領域ノ接合をほぼ
ゼロにした埋込みゲート型ＭＯ８ＦＥＴが文献電子通信
学会技術研究報告Ｖｏ１．８６、Ａｌ ３９、ｐ５９〜
６４に開示されている。この製造方法を第４図を用いて
説明する。まず第４図（ａ）に示すように、Ｓｉ基板１
０１を用いて通常の選択酸化法によって素子分離を行っ
た（図示せず）後、ｎ型不純物のＡ８ヲイオン注入し、
ソース、ドレイン領域１０２を形成する。そして、第４
図（ｂ）に示すようにＣＶＤ （化学気相成長）法によ
ってＳｉＯ２膜１０３を堆積した上へレジストパターン
１０４を形成スる。次に、第４図（ｃ）に示すようにレ
ジス） ｚ？ターン１０４をマスクにＣ■Ｓｉｏ２膜１
０３をＲＩＥ（反応性イオンエツチング）法によりエツ
チングし、Ｌ／シスｌ−１０４を除去した後、ＣＶＤ
Ｓ ｉ Ｏ２膜１０３をマスクとしてｎ型不純物層１０
２をエツチングする。次に第４図（ｄ）に示すように、
８１表面に熱酸化法によってケ０−ト酸化膜１０５を形
成した後、第４図（、）に示すように、２すＳｉゲート
電極１０６を形成する。次に、層間絶縁膜１０７を形成
した後、必要な部分にコンタクトの穴明けを行い、最後
にＡｔ電極１０８を形成すると第４図（ｆ）に示すよう
になる。
ゼロにした埋込みゲート型ＭＯ８ＦＥＴが文献電子通信
学会技術研究報告Ｖｏ１．８６、Ａｌ ３９、ｐ５９〜
６４に開示されている。この製造方法を第４図を用いて
説明する。まず第４図（ａ）に示すように、Ｓｉ基板１
０１を用いて通常の選択酸化法によって素子分離を行っ
た（図示せず）後、ｎ型不純物のＡ８ヲイオン注入し、
ソース、ドレイン領域１０２を形成する。そして、第４
図（ｂ）に示すようにＣＶＤ （化学気相成長）法によ
ってＳｉＯ２膜１０３を堆積した上へレジストパターン
１０４を形成スる。次に、第４図（ｃ）に示すようにレ
ジス） ｚ？ターン１０４をマスクにＣ■Ｓｉｏ２膜１
０３をＲＩＥ（反応性イオンエツチング）法によりエツ
チングし、Ｌ／シスｌ−１０４を除去した後、ＣＶＤ
Ｓ ｉ Ｏ２膜１０３をマスクとしてｎ型不純物層１０
２をエツチングする。次に第４図（ｄ）に示すように、
８１表面に熱酸化法によってケ０−ト酸化膜１０５を形
成した後、第４図（、）に示すように、２すＳｉゲート
電極１０６を形成する。次に、層間絶縁膜１０７を形成
した後、必要な部分にコンタクトの穴明けを行い、最後
にＡｔ電極１０８を形成すると第４図（ｆ）に示すよう
になる。
以上説明したような製造方法によって、ゲート電極とソ
ース、ドレイン領域の拡散深さがほぼ等しい、すなわち
、見かけ上極めて浅い接合を有する埋込みゲート型ＭＯ
８ＦＥＴができあがる。この埋込みデート型ＭＯ８ＦＥ
Ｔはソース、ドレイン領域の拡散を特別に浅くする必要
がなく、見かけの接合深さをほぼゼロにすることができ
る。このため、ソース、ドレイン領域の空乏層がチャネ
ル側へ張り出しにくくなっており、短チヤネル効果のな
いＭＯＳＦＥＴを形成することができる。
ース、ドレイン領域の拡散深さがほぼ等しい、すなわち
、見かけ上極めて浅い接合を有する埋込みゲート型ＭＯ
８ＦＥＴができあがる。この埋込みデート型ＭＯ８ＦＥ
Ｔはソース、ドレイン領域の拡散を特別に浅くする必要
がなく、見かけの接合深さをほぼゼロにすることができ
る。このため、ソース、ドレイン領域の空乏層がチャネ
ル側へ張り出しにくくなっており、短チヤネル効果のな
いＭＯＳＦＥＴを形成することができる。
（発明が解決しようとする問題点）
しかしながら、このような埋込みｒ−ト型ＭＯ８ＦＥＴ
では、ゲート電極のパターンニングにおいて、精度のよ
いマスク合せの工程が必要であり、また埋込ゲート部の
Ｓｔエツチング深さとソース、ドレイン領域の不純物注
入深さを等しくすることで見かけ上の接合深さをゼロと
する構成であるため両者の制御が非常に難しく、例えば
、エツチング深さが注入深さより浅くなってしまえばソ
ース、ドレイン間は電気的にショートしてしまうという
問題点があった。
では、ゲート電極のパターンニングにおいて、精度のよ
いマスク合せの工程が必要であり、また埋込ゲート部の
Ｓｔエツチング深さとソース、ドレイン領域の不純物注
入深さを等しくすることで見かけ上の接合深さをゼロと
する構成であるため両者の制御が非常に難しく、例えば
、エツチング深さが注入深さより浅くなってしまえばソ
ース、ドレイン間は電気的にショートしてしまうという
問題点があった。
さらに、見かけ上のソース、ドレイン領域の接合深さを
ゼロとしであるが、埋込ｒ−）電極部とドレイン領域と
の接点における空乏領域で電界の集中が発生し、この強
電界領域に発生するホットキャリヤによって相互コンダ
クタンス（ｆ！ｍ）等の素子特性の劣化が生じるという
問題点があった。
ゼロとしであるが、埋込ｒ−）電極部とドレイン領域と
の接点における空乏領域で電界の集中が発生し、この強
電界領域に発生するホットキャリヤによって相互コンダ
クタンス（ｆ！ｍ）等の素子特性の劣化が生じるという
問題点があった。
本発明は以上の問題点を除去し、ゲート電極がセルファ
ラインで形成できタート部のＳｉエツチングに精密な制
御を必要としないという簡易な製造方法で、しかもドレ
イン領域の一部にのみ電界が集中せず、高い信頼性をも
った半導体装置を提供することを目的とする。
ラインで形成できタート部のＳｉエツチングに精密な制
御を必要としないという簡易な製造方法で、しかもドレ
イン領域の一部にのみ電界が集中せず、高い信頼性をも
った半導体装置を提供することを目的とする。
（問題点を解決するだめの手段）
本発明は前記問題点を解決するために、埋込ゲート型Ｍ
Ｏ８ＦＥＴにおいて、溝を有する半導体基板に、この溝
の底面および側面に形成された絶縁膜と、この溝を縁ど
るように基板上に形成された絶縁壁と、 前記絶縁膜と前記絶縁壁とによって囲まれて形成された
ゲート電極と、 前記溝とほぼ同一深さであって前記溝付近で他の部分よ
り浅い深さで前記基板内に形成されたソースおよびドレ
イン領域とを設けたものであり、その製造方法として、
まず、半導体基板上に第１絶縁膜を積層し、前記第１絶
縁膜の所定領域を除去した後、表面に、前記第１絶縁膜
に対して選択除去可能な第２絶縁膜を積層する。次に、
表面より異方性エツチングを行うことにより前記第１絶
縁膜の側壁以外の第２絶縁膜を除去し、前記第１絶縁膜
及び前記側壁をマスクとして前記基板をエツチングする
ことにより溝を形成する。次に、前記溝の側面および底
面に酸化膜を形成し、表面よりデート電極となる導電膜
を積層した後、前記導電膜を平坦にエツチング除去す′
ることにより前記側壁と前記酸化膜とに囲まれたゲート
電極を形成する。次に、前記第１絶縁膜を除去した後、
表面から前記溝とほぼ同一深さに不純物イオンを注入し
熱処理することにより、ソースおよびドレイン領域を形
成するものである。
Ｏ８ＦＥＴにおいて、溝を有する半導体基板に、この溝
の底面および側面に形成された絶縁膜と、この溝を縁ど
るように基板上に形成された絶縁壁と、 前記絶縁膜と前記絶縁壁とによって囲まれて形成された
ゲート電極と、 前記溝とほぼ同一深さであって前記溝付近で他の部分よ
り浅い深さで前記基板内に形成されたソースおよびドレ
イン領域とを設けたものであり、その製造方法として、
まず、半導体基板上に第１絶縁膜を積層し、前記第１絶
縁膜の所定領域を除去した後、表面に、前記第１絶縁膜
に対して選択除去可能な第２絶縁膜を積層する。次に、
表面より異方性エツチングを行うことにより前記第１絶
縁膜の側壁以外の第２絶縁膜を除去し、前記第１絶縁膜
及び前記側壁をマスクとして前記基板をエツチングする
ことにより溝を形成する。次に、前記溝の側面および底
面に酸化膜を形成し、表面よりデート電極となる導電膜
を積層した後、前記導電膜を平坦にエツチング除去す′
ることにより前記側壁と前記酸化膜とに囲まれたゲート
電極を形成する。次に、前記第１絶縁膜を除去した後、
表面から前記溝とほぼ同一深さに不純物イオンを注入し
熱処理することにより、ソースおよびドレイン領域を形
成するものである。
（作用）
以上、説明したように本発明によれば、ゲート絶縁膜お
よび絶縁性の側壁に囲まれたゲート電極をエッチパック
によりセルファラインで形成できるのでマスク合せの工
程が不要となり、しかもマスク合せのための余裕をとる
必要がなく微細化を促進することができる。また、ソー
ス、ドレイン領域のイオン注入をゲート電極および側壁
をマスクとじてセルファラインで行うことができるので
、容易に制御性よくソース、ドレイン領域を形成するこ
とができる。また、ソース、ドレイン領域のイオン注入
は側壁の外側から入るため、その拡散層は溝付近で湾曲
しており１局部的な電界集中が生じないため高い信頼性
が得られる。
よび絶縁性の側壁に囲まれたゲート電極をエッチパック
によりセルファラインで形成できるのでマスク合せの工
程が不要となり、しかもマスク合せのための余裕をとる
必要がなく微細化を促進することができる。また、ソー
ス、ドレイン領域のイオン注入をゲート電極および側壁
をマスクとじてセルファラインで行うことができるので
、容易に制御性よくソース、ドレイン領域を形成するこ
とができる。また、ソース、ドレイン領域のイオン注入
は側壁の外側から入るため、その拡散層は溝付近で湾曲
しており１局部的な電界集中が生じないため高い信頼性
が得られる。
（実施例）
第１図は本発明実施例の埋込ケ９−ト型ＭＯ８ＦＥＴの
断面図、第２図（Ａ）〜（０は第１図に示した埋込ゲー
ト型ＭＯ８ＦＥＴの製造方法を説明するだめの断面図で
あり、第３図は本発明実施例の埋込ゲート型ＭＯ８ＦＥ
Ｔの電位分布図である。以下、図面に沿って詳細に説明
する。
断面図、第２図（Ａ）〜（０は第１図に示した埋込ゲー
ト型ＭＯ８ＦＥＴの製造方法を説明するだめの断面図で
あり、第３図は本発明実施例の埋込ゲート型ＭＯ８ＦＥ
Ｔの電位分布図である。以下、図面に沿って詳細に説明
する。
第１図において１１はシリコン基板、１２は絶縁性の側
壁、１３はゲート絶縁膜、１４はｙ−ト電極、１５は不
純物をイオン注入した低抵抗層、１６は中間絶縁膜、１
７はオーミック接触をなす金属電極である。
壁、１３はゲート絶縁膜、１４はｙ−ト電極、１５は不
純物をイオン注入した低抵抗層、１６は中間絶縁膜、１
７はオーミック接触をなす金属電極である。
本実施例の製造方法を第２図を用いて説明する。
まず第１図（Ｎに示すようにシリコン基板１１上へ第１
の絶縁膜、例えば酸化膜２１を化学気相成長（ＣＶＤ
）法で０．４μｍ程度厚さに全面へ堆積した後、埋込デ
ート用の溝を形成する部分２１ａを除去した後、第２の
絶縁膜、例えば窒化膜２２をＣＶＤ法などで０．３μｍ
程度厚さに全面に堆積する。
の絶縁膜、例えば酸化膜２１を化学気相成長（ＣＶＤ
）法で０．４μｍ程度厚さに全面へ堆積した後、埋込デ
ート用の溝を形成する部分２１ａを除去した後、第２の
絶縁膜、例えば窒化膜２２をＣＶＤ法などで０．３μｍ
程度厚さに全面に堆積する。
その後全面をＲＩＥ （反応性イオンエツチング）等に
より異方性エツチングすると酸化膜２１の段差部に側壁
１２が形成でき、第２図（Ｂ）に示すように、この酸化
膜２１と側壁１２をマスクにシリコン基板１１をエツチ
ングして溝２３を作成する。
より異方性エツチングすると酸化膜２１の段差部に側壁
１２が形成でき、第２図（Ｂ）に示すように、この酸化
膜２１と側壁１２をマスクにシリコン基板１１をエツチ
ングして溝２３を作成する。
次に第２図（Ｃ）に示すように、溝の底面および側面に
熱酸化法によってゲート酸化膜１３を作製し、デート電
極となるデート電極用膜２４を全面に堆積する。このケ
９−ト電極用膜２４は、例えばポリシリコンを堆積した
後、不純物をドーピングすることによって低抵抗化すれ
ばよい。そしてこのデート電極用膜２４上へレジスト（
図示せず）を平坦に全面塗布し、その後レジストとデー
ト電極用膜２４が等しいエツチング速度となるような条
件、例えば不活性Ａｒガスを用いたスパッタエツチング
やイオンエツチングで全面を平坦にエツチング（エッチ
パック）し、酸化膜２１が露出した時にエツチングを停
止すると溝の部分のゲート電極用膜２４のみが第２図（
Ｄ）のように残り、ゲート電極１４を形成することがで
きる。次に、酸化膜２１を除去した後、第２図（匂に示
すように、全面に不純物のイオン注入を行うと、デート
電極１４および側壁１２以外にイオンが注入され、熱処
理を行うことによってソース、ドレイン領域となる低抵
抗層１５が形成できる。このとき、側壁１２の直下のシ
リコン基板１）へは直接イオンが注入されないが、拡散
の回り込みによって低抵抗層１５が形成される。最後に
第２図（巧に示すように、中間絶縁膜１６を堆積し、コ
ンタクトの孔明けを行い、オーミック接触をなす金属電
極１７を形成して完成する。
熱酸化法によってゲート酸化膜１３を作製し、デート電
極となるデート電極用膜２４を全面に堆積する。このケ
９−ト電極用膜２４は、例えばポリシリコンを堆積した
後、不純物をドーピングすることによって低抵抗化すれ
ばよい。そしてこのデート電極用膜２４上へレジスト（
図示せず）を平坦に全面塗布し、その後レジストとデー
ト電極用膜２４が等しいエツチング速度となるような条
件、例えば不活性Ａｒガスを用いたスパッタエツチング
やイオンエツチングで全面を平坦にエツチング（エッチ
パック）し、酸化膜２１が露出した時にエツチングを停
止すると溝の部分のゲート電極用膜２４のみが第２図（
Ｄ）のように残り、ゲート電極１４を形成することがで
きる。次に、酸化膜２１を除去した後、第２図（匂に示
すように、全面に不純物のイオン注入を行うと、デート
電極１４および側壁１２以外にイオンが注入され、熱処
理を行うことによってソース、ドレイン領域となる低抵
抗層１５が形成できる。このとき、側壁１２の直下のシ
リコン基板１）へは直接イオンが注入されないが、拡散
の回り込みによって低抵抗層１５が形成される。最後に
第２図（巧に示すように、中間絶縁膜１６を堆積し、コ
ンタクトの孔明けを行い、オーミック接触をなす金属電
極１７を形成して完成する。
以上のように、本発明の実施例によれば、ゲート電極１
４の形成はエッチバンクによりセルファラインで行うた
め、マスク合せの工程が不要となυ、しかもマスク合せ
のための余裕をとる必要かなく微細化を促進することが
できる。また、ソース、ドレイン領域となる低抵抗層１
５を形成するためのイオン注入をデート電極１４および
側壁１２をマスクに行うことができるため、セルファラ
インとなり、しかも従来の通常工程と全く同じであるた
め、その制御も非常に容易である。さらに、これら低抵
抗層１５のイオン注入は側壁１２の外側から入るため、
低抵抗層１５は溝２３付近で湾曲しており、局部的な電
界集中が生じないため高い信頼性が得られる。
４の形成はエッチバンクによりセルファラインで行うた
め、マスク合せの工程が不要となυ、しかもマスク合せ
のための余裕をとる必要かなく微細化を促進することが
できる。また、ソース、ドレイン領域となる低抵抗層１
５を形成するためのイオン注入をデート電極１４および
側壁１２をマスクに行うことができるため、セルファラ
インとなり、しかも従来の通常工程と全く同じであるた
め、その制御も非常に容易である。さらに、これら低抵
抗層１５のイオン注入は側壁１２の外側から入るため、
低抵抗層１５は溝２３付近で湾曲しており、局部的な電
界集中が生じないため高い信頼性が得られる。
第３図（入及び（Ｂｌはそれぞれ本発明の実施例による
ＭＯＳＦＥＴ及び従来のＭＯＳＦＥＴにおける電位分布
を図示したものである。これからみてもドレイン領域の
低抵抗層付近で電界が集中していないことがわかる。
ＭＯＳＦＥＴ及び従来のＭＯＳＦＥＴにおける電位分布
を図示したものである。これからみてもドレイン領域の
低抵抗層付近で電界が集中していないことがわかる。
（発明の効果）
以上詳細に説明したように本発明によれば、チャネル長
の短い高信頼性の半導体装置を容易に形成することがで
き、大規模集積回路装置にも適用可能である。
の短い高信頼性の半導体装置を容易に形成することがで
き、大規模集積回路装置にも適用可能である。
第１図は本発明実施例の埋込ゲート型ＭＯ８ＦＥＴの断
面図、第２図（Ａ）〜（０は第１図に示した埋込ケ０−
ト型ＭＯＳＦＥＴの製造方法を説明するための断面図で
あり、第３図（Ａ）及び（Ｂ）は本発明実施例及び従来
の埋込ｆ−）型ＭＯ８ＦＥＴの電位分布図、第４図（ａ
）〜（ｆ）は従来の埋込ゲート型ＭＯ８ＦＥＴの断面図
である。 １１・・・シリコン基板、１２・・・側壁、１３・・・
ケ９−ト絶縁膜、１４・・・デート電極、１５・・・低
抵抗層、１６・・・中間絶縁膜、１７・・・金属電極、
２ノ・・・酸化膜、２２・・・窒化膜、２３・・・溝、
２４・・・デート電極用膜。 特許 出 願人 沖電気工業株式会社 本発明莢熊例、ＭＯ５ＦＥＴの電１狂分布図第３図 本発■バ大旋イ列め埋込７−ト型 第２図 ＭＯＳ ＦＥＴの哨狛■
面図、第２図（Ａ）〜（０は第１図に示した埋込ケ０−
ト型ＭＯＳＦＥＴの製造方法を説明するための断面図で
あり、第３図（Ａ）及び（Ｂ）は本発明実施例及び従来
の埋込ｆ−）型ＭＯ８ＦＥＴの電位分布図、第４図（ａ
）〜（ｆ）は従来の埋込ゲート型ＭＯ８ＦＥＴの断面図
である。 １１・・・シリコン基板、１２・・・側壁、１３・・・
ケ９−ト絶縁膜、１４・・・デート電極、１５・・・低
抵抗層、１６・・・中間絶縁膜、１７・・・金属電極、
２ノ・・・酸化膜、２２・・・窒化膜、２３・・・溝、
２４・・・デート電極用膜。 特許 出 願人 沖電気工業株式会社 本発明莢熊例、ＭＯ５ＦＥＴの電１狂分布図第３図 本発■バ大旋イ列め埋込７−ト型 第２図 ＭＯＳ ＦＥＴの哨狛■
Claims (1)
- 【特許請求の範囲】 １）溝を有する半導体基板と、 該溝の底面および側面に形成された絶縁膜と、該溝を縁
どるように該基板上に形成された絶縁壁と、 前記絶縁膜と前記絶縁壁とによって囲まれて形成された
ゲート電極と、 前記溝とほぼ同一深さであって前記溝付近で他の部分よ
り浅い深さで前記基板内に形成されたソースおよびドレ
イン領域とを備えてなることを特徴とする半導体装置。 ２）半導体基板上に第１絶縁膜を積層する工程と、 前記第１絶縁膜の所定領域を除去する工程と、表面に、
前記第１絶縁膜に対して選択除去可能な第２絶縁膜を積
層する工程と、 表面より異方性エッチングを行うことにより前記第１絶
縁膜の側壁以外の第２絶縁膜を除去する工程と、 前記第１絶縁膜及び前記側壁をマスクとして前記基板を
エッチングすることにより溝を形成する工程と、 前記溝の側面および底面に酸化膜を形成する工程と、 表面よりゲート電極となる導電膜を積層する工程と、 前記導電膜を平坦にエッチング除去することにより前記
側壁と前記酸化膜とに囲まれたゲート電極を形成する工
程と、 前記第１絶縁膜を除去した後、表面から前記溝とほぼ同
一深さに不純物イオンを注入し熱処理することによりソ
ースおよびドレイン領域を形成する工程とを備えてなる
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258557A JPS63114173A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61258557A JPS63114173A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63114173A true JPS63114173A (ja) | 1988-05-19 |
| JPH0571191B2 JPH0571191B2 (ja) | 1993-10-06 |
Family
ID=17321880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258557A Granted JPS63114173A (ja) | 1986-10-31 | 1986-10-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63114173A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627950B1 (en) | 1988-12-27 | 2003-09-30 | Siliconix, Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US6828195B2 (en) | 1997-11-14 | 2004-12-07 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
-
1986
- 1986-10-31 JP JP61258557A patent/JPS63114173A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115871A (en) * | 1980-11-24 | 1982-07-19 | Western Electric Co | Method of producing semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6627950B1 (en) | 1988-12-27 | 2003-09-30 | Siliconix, Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US6828195B2 (en) | 1997-11-14 | 2004-12-07 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
| US7696571B2 (en) | 1997-11-14 | 2010-04-13 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
| US8044463B2 (en) | 1997-11-14 | 2011-10-25 | Fairchild Semiconductor Corporation | Method of manufacturing a trench transistor having a heavy body region |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571191B2 (ja) | 1993-10-06 |
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