JPH07106569A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07106569A JPH07106569A JP24907593A JP24907593A JPH07106569A JP H07106569 A JPH07106569 A JP H07106569A JP 24907593 A JP24907593 A JP 24907593A JP 24907593 A JP24907593 A JP 24907593A JP H07106569 A JPH07106569 A JP H07106569A
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- gate
- layer
- gate electrode
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Abstract
(57)【要約】
【構成】ゲート電極下の基板表面よりソース及びドレイ
ン部の基板表面が低く形成され、前記ゲート電極下に前
記基板の不純物と同型で濃度が高い層をもち、前記ソー
ス及びドレイン電極下には前記ゲート電極下の高濃度不
純物層より基板内の深い位置に前記高濃度不純物層が形
成されている。 【効果】ゲート電極の薄膜化によりゲート微細加工が容
易となり、チャネル部およびゲート両脇部の高濃度不純
物層２００は、パンチスルーおよびしきい値電圧を制御
し、ソース，ドレイン２２０領域には高濃度不純物層２
００が基板深くに形成されるため、寄生容量を極限まで
小さくできる。また、ゲート電極とソース，ドレイン電
極との接触を防止できる。
ン部の基板表面が低く形成され、前記ゲート電極下に前
記基板の不純物と同型で濃度が高い層をもち、前記ソー
ス及びドレイン電極下には前記ゲート電極下の高濃度不
純物層より基板内の深い位置に前記高濃度不純物層が形
成されている。 【効果】ゲート電極の薄膜化によりゲート微細加工が容
易となり、チャネル部およびゲート両脇部の高濃度不純
物層２００は、パンチスルーおよびしきい値電圧を制御
し、ソース，ドレイン２２０領域には高濃度不純物層２
００が基板深くに形成されるため、寄生容量を極限まで
小さくできる。また、ゲート電極とソース，ドレイン電
極との接触を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタの素子構造及びその製造方法に関する。
トランジスタの素子構造及びその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタは、
製造プロセスが単純であるため、微細化が容易であり、
そのため、高集積化，高性能化に適応する優れた素子と
して広く用いられている。代表的な絶縁ゲート型電界効
果トランジスタであるシリコン基板上に形成されたＭＯ
Ｓ（metal oxide silion）トランジスタでは、基板上に
酸化工程により酸化膜を形成し、高濃度に不純物をドー
ピングすることで導電化した多結晶シリコンを堆積し、
ホトレジスト法を用いて多結晶シリコン層をパターニン
グし、ゲート電極を形成し、ゲート電極をマスクにイオ
ン打ち込みすることで、ソース及びドレイン電極を形成
することで、トランジスタをつくることができる。
製造プロセスが単純であるため、微細化が容易であり、
そのため、高集積化，高性能化に適応する優れた素子と
して広く用いられている。代表的な絶縁ゲート型電界効
果トランジスタであるシリコン基板上に形成されたＭＯ
Ｓ（metal oxide silion）トランジスタでは、基板上に
酸化工程により酸化膜を形成し、高濃度に不純物をドー
ピングすることで導電化した多結晶シリコンを堆積し、
ホトレジスト法を用いて多結晶シリコン層をパターニン
グし、ゲート電極を形成し、ゲート電極をマスクにイオ
ン打ち込みすることで、ソース及びドレイン電極を形成
することで、トランジスタをつくることができる。
【０００３】この製造工程では、トランジスタの三端子
を構成するゲート電極とソース及びドレイン電極が、自
己整合的に形成されるため、微細化を達成することがで
きる。
を構成するゲート電極とソース及びドレイン電極が、自
己整合的に形成されるため、微細化を達成することがで
きる。
【０００４】しかし、微細化が進みソース，ドレイン間
の距離（ゲート長）が短くなると、チャネルがオフ状態
でも、ソース，ドレイン間に漏れ電流が流れるパンチス
ルーと呼ばれる現象が起こり、トランジスタのスイッチ
ング素子としての性能が劣化する問題がある。このた
め、従来技術では、基板内部の不純物濃度を高くするこ
とで、この漏れ電流を抑えることが考えられてきた。例
えば、S.M.Sze 著，フィジックス オブ セミコンダク
タ デバイシズ(Physics of Semiconductor Devices)第
２版，Wiley,New York，４８８頁に見られるように、基
板内部に高濃度層を形成することが行われている。
の距離（ゲート長）が短くなると、チャネルがオフ状態
でも、ソース，ドレイン間に漏れ電流が流れるパンチス
ルーと呼ばれる現象が起こり、トランジスタのスイッチ
ング素子としての性能が劣化する問題がある。このた
め、従来技術では、基板内部の不純物濃度を高くするこ
とで、この漏れ電流を抑えることが考えられてきた。例
えば、S.M.Sze 著，フィジックス オブ セミコンダク
タ デバイシズ(Physics of Semiconductor Devices)第
２版，Wiley,New York，４８８頁に見られるように、基
板内部に高濃度層を形成することが行われている。
【０００５】
【発明が解決しようとする課題】上記従来技術では、さ
らにチャネル長を短くするには、基板内部の高濃度不純
物層の濃度を高くする必要がある。このとき、この高濃
度不純物層が、ソースおよびドレインの拡散層下にも形
成されるため、ソースおよびドレインと基板間の寄生容
量が増大する問題が生じてくる。また、チャネル長が短
くなるとゲート電極加工において、ゲート電極の薄膜化
が必要となってくる。これにより、ゲート電極上および
ソース，ドレイン電極上に自己整合的に金属材料を成長
または堆積させるとき、ゲート電極とソース，ドレイン
電極が接触する恐れがでてくる。
らにチャネル長を短くするには、基板内部の高濃度不純
物層の濃度を高くする必要がある。このとき、この高濃
度不純物層が、ソースおよびドレインの拡散層下にも形
成されるため、ソースおよびドレインと基板間の寄生容
量が増大する問題が生じてくる。また、チャネル長が短
くなるとゲート電極加工において、ゲート電極の薄膜化
が必要となってくる。これにより、ゲート電極上および
ソース，ドレイン電極上に自己整合的に金属材料を成長
または堆積させるとき、ゲート電極とソース，ドレイン
電極が接触する恐れがでてくる。
【０００６】本発明の目的は、パンチスルーを抑えるた
めの基板内部高濃度不純物層をゲート直下（チャネル
部）およびゲート側面の絶縁物層直下（ゲート両脇部）
に形成し、かつ、ゲート電極の薄膜化と絶縁ゲート型電
界効果トランジスタの電極端子の接触防止および寄生容
量を低減させるため、ソースおよびドレイン部の基板表
面が、前記ゲート直下およびゲート側面の絶縁物層直下
の基板表面より低く形成され、高濃度不純物層より基板
内の深い位置に高濃度不純物層を形成させる半導体装置
およびその製造方法を提供することにある。
めの基板内部高濃度不純物層をゲート直下（チャネル
部）およびゲート側面の絶縁物層直下（ゲート両脇部）
に形成し、かつ、ゲート電極の薄膜化と絶縁ゲート型電
界効果トランジスタの電極端子の接触防止および寄生容
量を低減させるため、ソースおよびドレイン部の基板表
面が、前記ゲート直下およびゲート側面の絶縁物層直下
の基板表面より低く形成され、高濃度不純物層より基板
内の深い位置に高濃度不純物層を形成させる半導体装置
およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は絶縁ゲート型電界効果トランジスタにおい
て、ゲート電極側面に絶縁物層を自己整合的に形成し、
かつ、前記ゲート電極および前記絶縁物層をマスクに自
己整合的に前記ゲート電極および前記絶縁物層外の半導
体基板をくぼませることにより、ゲート電極およびゲー
ト側面部下の基板表面とソース，ドレイン電極部の基板
表面との間に段差を設け、基板と同型の導電型をもつ不
純物をイオン打ち込みによりドーピングする。これによ
り、チャネル部およびゲート両脇部とソースおよびドレ
イン部に選択的に深さの異なる高濃度不純物層を形成
し、かつ、ゲート電極およびゲート側面部下の基板表面
とソース，ドレイン電極部の基板表面との間の段差分に
より、絶縁ゲート型電界効果トランジスタの電極端子の
接触防止を行う。さらにゲート電極の薄膜化を容易にす
る。
め、本発明は絶縁ゲート型電界効果トランジスタにおい
て、ゲート電極側面に絶縁物層を自己整合的に形成し、
かつ、前記ゲート電極および前記絶縁物層をマスクに自
己整合的に前記ゲート電極および前記絶縁物層外の半導
体基板をくぼませることにより、ゲート電極およびゲー
ト側面部下の基板表面とソース，ドレイン電極部の基板
表面との間に段差を設け、基板と同型の導電型をもつ不
純物をイオン打ち込みによりドーピングする。これによ
り、チャネル部およびゲート両脇部とソースおよびドレ
イン部に選択的に深さの異なる高濃度不純物層を形成
し、かつ、ゲート電極およびゲート側面部下の基板表面
とソース，ドレイン電極部の基板表面との間の段差分に
より、絶縁ゲート型電界効果トランジスタの電極端子の
接触防止を行う。さらにゲート電極の薄膜化を容易にす
る。
【０００８】
【作用】チャネル部およびゲート両脇部では、パンチス
ルーを抑える高濃度不純物層が基板内部に形成され、か
つ、ゲート電極とソース，ドレイン電極との間に段差に
より、ソース，ドレイン部では高濃度不純物層が高濃度
不純物層より基板深くに形成されるため、低寄生容量が
達成され、かつ、ゲート電極の薄膜化が容易となり、絶
縁ゲート型電界効果トランジスタの電極端子の接触防止
が行える。
ルーを抑える高濃度不純物層が基板内部に形成され、か
つ、ゲート電極とソース，ドレイン電極との間に段差に
より、ソース，ドレイン部では高濃度不純物層が高濃度
不純物層より基板深くに形成されるため、低寄生容量が
達成され、かつ、ゲート電極の薄膜化が容易となり、絶
縁ゲート型電界効果トランジスタの電極端子の接触防止
が行える。
【０００９】
【実施例】（実施例１）図１は、本発明構造のシリコン
基板上に形成された絶縁ゲート型電界効果トランジスタ
の素子断面を示すものである。
基板上に形成された絶縁ゲート型電界効果トランジスタ
の素子断面を示すものである。
【００１０】１００はシリコン基板、１５０は素子分離
領域を形成するフィールド酸化膜層、３００は多結晶シ
リコン層およびタングステン層の２層構造をもつゲート
電極、２２０および２１０は不純物拡散層電極（ソース
およびドレイン）、９００はゲート絶縁膜、２００は基
板中に形成された高濃度不純物層、４００はゲート側面
に形成されたスペーサ層、５００はソースおよびドレイ
ン部に形成したタングステン層、９６０は層間絶縁膜
層、６００は、それぞれ、ゲート，ソース，ドレインへ
の配線層である。基本的トランジスタ構造およびその動
作は、従来と同様である。
領域を形成するフィールド酸化膜層、３００は多結晶シ
リコン層およびタングステン層の２層構造をもつゲート
電極、２２０および２１０は不純物拡散層電極（ソース
およびドレイン）、９００はゲート絶縁膜、２００は基
板中に形成された高濃度不純物層、４００はゲート側面
に形成されたスペーサ層、５００はソースおよびドレイ
ン部に形成したタングステン層、９６０は層間絶縁膜
層、６００は、それぞれ、ゲート，ソース，ドレインへ
の配線層である。基本的トランジスタ構造およびその動
作は、従来と同様である。
【００１１】本発明の構造を特徴付ける高濃度不純物層
２００は、（１）チャネル部（ゲート直下）、（２）ゲ
ート両脇部、（３）ソースおよびドレイン部、（４）素
子分離領域のそれぞれにおいて形成の位置が変わり、課
題を解決するための構造が実現されている。
２００は、（１）チャネル部（ゲート直下）、（２）ゲ
ート両脇部、（３）ソースおよびドレイン部、（４）素
子分離領域のそれぞれにおいて形成の位置が変わり、課
題を解決するための構造が実現されている。
【００１２】図２から図１２を用いて本発明構造の製造
方法を説明する。ここでは、代表的構造としてＰＭＯＳ
ＦＥＴを用いて説明するが、不純物導電型を変えても同
様に形成できる。
方法を説明する。ここでは、代表的構造としてＰＭＯＳ
ＦＥＴを用いて説明するが、不純物導電型を変えても同
様に形成できる。
【００１３】図２において、ｎ型不純物を１０15cm-3含
むシリコン基板に、リンをイオン打ち込み法により１０
13cm-2ドーピングし、１０５０℃のアニールを行うこと
で、表面付近に基板に比べ約１桁濃度の高い層（ウェ
ル）を形成する。このとき、ウェルの形成工程は特に無
くても良い。
むシリコン基板に、リンをイオン打ち込み法により１０
13cm-2ドーピングし、１０５０℃のアニールを行うこと
で、表面付近に基板に比べ約１桁濃度の高い層（ウェ
ル）を形成する。このとき、ウェルの形成工程は特に無
くても良い。
【００１４】図２は基板表面付近を図示したものであ
り、基板１００はウェルを示している。ウェルを形成し
てから、基板表面を熱酸化し、基板全面に１０ｎｍのシ
リコン酸化膜を形成する。ＣＶＤ(chemical vapor depo
sition）法により、シリコン窒化膜を１２０ｎｍ堆積
し、ホトレジスト法を用いてパターニングし、異方的に
エッチングすることで、シリコン窒化膜を加工する。こ
のシリコン窒化膜をマスクに基板を熱酸化し、シリコン
窒化膜に覆われていない部分（素子分離領域）に厚さ３
００ｎｍの酸化膜１５０（フィールド酸化膜）を形成す
る。シリコン窒化膜をウエットエッチングにより除去
し、さらに、シリコン窒化膜下に形成したシリコン酸化
膜を除去した後、熱酸化により、厚さ５ｎｍのゲート酸
化膜９００を形成する。
り、基板１００はウェルを示している。ウェルを形成し
てから、基板表面を熱酸化し、基板全面に１０ｎｍのシ
リコン酸化膜を形成する。ＣＶＤ(chemical vapor depo
sition）法により、シリコン窒化膜を１２０ｎｍ堆積
し、ホトレジスト法を用いてパターニングし、異方的に
エッチングすることで、シリコン窒化膜を加工する。こ
のシリコン窒化膜をマスクに基板を熱酸化し、シリコン
窒化膜に覆われていない部分（素子分離領域）に厚さ３
００ｎｍの酸化膜１５０（フィールド酸化膜）を形成す
る。シリコン窒化膜をウエットエッチングにより除去
し、さらに、シリコン窒化膜下に形成したシリコン酸化
膜を除去した後、熱酸化により、厚さ５ｎｍのゲート酸
化膜９００を形成する。
【００１５】図３において、多結晶シリコン層３１０を
ＣＶＤ法により厚さ１００ｎｍ堆積した後、ＣＶＤ法に
よりシリコン酸化膜（９１０）３０ｎｍを堆積し、ボロ
ンを加速電圧１０ｋｅＶ，ドーズ量５×１０15cm-2でイ
オン打ち込みし、多結晶シリコン層３１０を導電型にす
る。
ＣＶＤ法により厚さ１００ｎｍ堆積した後、ＣＶＤ法に
よりシリコン酸化膜（９１０）３０ｎｍを堆積し、ボロ
ンを加速電圧１０ｋｅＶ，ドーズ量５×１０15cm-2でイ
オン打ち込みし、多結晶シリコン層３１０を導電型にす
る。
【００１６】図４において、ＣＶＤ法によりシリコン窒
化膜９２０を１００ｎｍ堆積した後、ホトレジスト法を
用いてパターニングしたレジスト材をマスクに、シリコ
ン窒化膜９２０，シリコン酸化膜９１０，多結晶シリコ
ン３１０を異方的にエッチングしてゲートパターンを形
成する。
化膜９２０を１００ｎｍ堆積した後、ホトレジスト法を
用いてパターニングしたレジスト材をマスクに、シリコ
ン窒化膜９２０，シリコン酸化膜９１０，多結晶シリコ
ン３１０を異方的にエッチングしてゲートパターンを形
成する。
【００１７】図５において、ゲートパターンに加工され
た、９２０，９１０，３１０層をマスクにフッ化ボロン
を２０ｋｅＶの加速電圧で、８×１０14cm-2のドーズ量
でイオン打ち込みし、浅接合拡散層電極２１０を形成す
る。
た、９２０，９１０，３１０層をマスクにフッ化ボロン
を２０ｋｅＶの加速電圧で、８×１０14cm-2のドーズ量
でイオン打ち込みし、浅接合拡散層電極２１０を形成す
る。
【００１８】図６において、ＣＶＤ法でシリコン酸化膜
を１５０ｎｍ堆積し、異方的にエッチングすることで、
ゲートパターン両脇にシリコン酸化膜スペーサ４００を
形成する。
を１５０ｎｍ堆積し、異方的にエッチングすることで、
ゲートパターン両脇にシリコン酸化膜スペーサ４００を
形成する。
【００１９】図７において、フッ化ボロンを加速電圧３
０ｋｅＶ，ドーズ量２×１０15cm-2でイオン打ち込みし
ソース，ドレイン拡散層２２０を形成する。
０ｋｅＶ，ドーズ量２×１０15cm-2でイオン打ち込みし
ソース，ドレイン拡散層２２０を形成する。
【００２０】図８において、シリコン窒化膜９２０を異
方的なエッチングにより除去した後、シリコン酸化膜９
１０厚さ約３０ｎｍおよびシリコン酸化膜４００厚さ約
200ｎｍとフィールド酸化膜１５０厚さ約３００ｎｍを
マスクに、ソース，ドレイン拡散層２２０部のシリコン
基板をウエットエッチング法、あるいはドライエッチン
グ法により約１００ｎｍ除去する。これにより、ゲート
パターン部では、シリコン酸化膜９１０厚さ約１０ｎｍ
と多結晶シリコン３１０厚さ約１００ｎｍ、ゲート両脇
部では、シリコン酸化膜４００厚さ約２００ｎｍ、素子
分離領域では、フィールド酸化膜１５０厚さ約３００ｎ
ｍ、そして、ソース，ドレイン拡散層２２０部では、シ
リコン基板が約１００ｎｍ除去されたマスク形状を得る
ことができる。リンを５×１０13cm-2のドーズ量で加速
電圧３６０ｋｅＶでイオン打ち込みすることで、高濃度
不純物層２００を得ることができる。このイオン打ち込
みは、打ち込み深さを、ゲート両脇に形成したスペーサ
を通して基板に達する、またはチャネル部の基板表面が
任意の閾値を実現できる濃度になるように設定すれば良
い。
方的なエッチングにより除去した後、シリコン酸化膜９
１０厚さ約３０ｎｍおよびシリコン酸化膜４００厚さ約
200ｎｍとフィールド酸化膜１５０厚さ約３００ｎｍを
マスクに、ソース，ドレイン拡散層２２０部のシリコン
基板をウエットエッチング法、あるいはドライエッチン
グ法により約１００ｎｍ除去する。これにより、ゲート
パターン部では、シリコン酸化膜９１０厚さ約１０ｎｍ
と多結晶シリコン３１０厚さ約１００ｎｍ、ゲート両脇
部では、シリコン酸化膜４００厚さ約２００ｎｍ、素子
分離領域では、フィールド酸化膜１５０厚さ約３００ｎ
ｍ、そして、ソース，ドレイン拡散層２２０部では、シ
リコン基板が約１００ｎｍ除去されたマスク形状を得る
ことができる。リンを５×１０13cm-2のドーズ量で加速
電圧３６０ｋｅＶでイオン打ち込みすることで、高濃度
不純物層２００を得ることができる。このイオン打ち込
みは、打ち込み深さを、ゲート両脇に形成したスペーサ
を通して基板に達する、またはチャネル部の基板表面が
任意の閾値を実現できる濃度になるように設定すれば良
い。
【００２１】図９において、シリコン酸化膜９１０を異
方的なエッチングにより除去し、多結晶シリコン層３１
０を露出した後、選択ＣＶＤ法により、多結晶シリコン
層３１０上およびソース，ドレイン拡散層２２０上に、
タングステンを選択的に堆積させ、多結晶シリコン層お
よびタングステン層の二重構造をもつゲート電極３００
およびタングステン５００によるソース，ドレイン電極
を形成する。
方的なエッチングにより除去し、多結晶シリコン層３１
０を露出した後、選択ＣＶＤ法により、多結晶シリコン
層３１０上およびソース，ドレイン拡散層２２０上に、
タングステンを選択的に堆積させ、多結晶シリコン層お
よびタングステン層の二重構造をもつゲート電極３００
およびタングステン５００によるソース，ドレイン電極
を形成する。
【００２２】図１０において、表面が平坦化される層間
絶縁膜９６０を形成する。
絶縁膜９６０を形成する。
【００２３】図１１では層間絶縁膜９６０に各電極への
コンタクト孔を形成する。
コンタクト孔を形成する。
【００２４】さらに、図１２ではスパッタ法によりアル
ミニウムを堆積し、ホトレジスト法を用いてパターン上
に加工し、配線６００を形成する。
ミニウムを堆積し、ホトレジスト法を用いてパターン上
に加工し、配線６００を形成する。
【００２５】ここでは、素子分離も高濃度不純物層２０
０でおこなったが、フィールド酸化膜厚１５０形成前の
パターニング時に、基板と同型の導電型をもつ不純物を
イオン打ち込みによりドーピングする、フィールドイン
プラ法として知られる従来法を用いることができる。
０でおこなったが、フィールド酸化膜厚１５０形成前の
パターニング時に、基板と同型の導電型をもつ不純物を
イオン打ち込みによりドーピングする、フィールドイン
プラ法として知られる従来法を用いることができる。
【００２６】（実施例２）実施例１のゲート酸化膜９０
０形成前に熱酸化によりシリコン酸化膜１０ｎｍを形成
し、フッ化ボロンを加速電圧２０ｋｅＶ，ドーズ量１×
１０13cm-2でイオン打ち込みを行い埋め込みチャネル２
５０を形成する。
０形成前に熱酸化によりシリコン酸化膜１０ｎｍを形成
し、フッ化ボロンを加速電圧２０ｋｅＶ，ドーズ量１×
１０13cm-2でイオン打ち込みを行い埋め込みチャネル２
５０を形成する。
【００２７】図１３において、高濃度にリンをドーピン
グすることで導電化した多結晶シリコン層３１０をＣＶ
Ｄ法により厚さ１００ｎｍ堆積した後、ＣＶＤ法により
シリコン酸化膜９１０の１００ｎｍを堆積する。ホトレ
ジスト法を用いてパターニングしたレジスト材をマスク
に、シリコン酸化膜９１０，多結晶シリコン層３１０を
異方的にエッチングしてゲートパターンを形成した後、
実施例１と同様に浅接合拡散層電極２１０を形成する。
次に、ＣＶＤ法でシリコン窒化膜を１５０ｎｍ堆積し、
異方的にエッチングすることで、ゲートパターン両脇に
シリコン窒化膜スペーサ４１０を形成し、実施例１と同
様にソース，ドレイン拡散層電極２２０を形成し、ソー
ス，ドレイン拡散層２２０部を約１００ｎｍウエットエ
ッチング法、あるいはドライエッチング法により除去し
た後イオン打ち込みを行い、実施例１と同様な高濃度不
純物層２００を形成することができる。また、図１４に
示すように、シリコン酸化膜９１０を異方的にエッチン
グした後、ソース，ドレイン拡散層２２０部の基板表面
および多結晶シリコン層３１０上に、タングステンを選
択的に成長させることができる。また、図１５に示すよ
うに、シリコン窒化膜スペーサ４１０を形成した後、熱
酸化によりシリコン酸化膜９５０を形成し、ゲート電極
上のシリコン酸化膜９１０と共にエッチングにより除去
し、上記と同様ソース，ドレイン拡散層２２０部の基板
表面および多結晶シリコン層３１０上に、タングステン
を選択的に成長させることができる。
グすることで導電化した多結晶シリコン層３１０をＣＶ
Ｄ法により厚さ１００ｎｍ堆積した後、ＣＶＤ法により
シリコン酸化膜９１０の１００ｎｍを堆積する。ホトレ
ジスト法を用いてパターニングしたレジスト材をマスク
に、シリコン酸化膜９１０，多結晶シリコン層３１０を
異方的にエッチングしてゲートパターンを形成した後、
実施例１と同様に浅接合拡散層電極２１０を形成する。
次に、ＣＶＤ法でシリコン窒化膜を１５０ｎｍ堆積し、
異方的にエッチングすることで、ゲートパターン両脇に
シリコン窒化膜スペーサ４１０を形成し、実施例１と同
様にソース，ドレイン拡散層電極２２０を形成し、ソー
ス，ドレイン拡散層２２０部を約１００ｎｍウエットエ
ッチング法、あるいはドライエッチング法により除去し
た後イオン打ち込みを行い、実施例１と同様な高濃度不
純物層２００を形成することができる。また、図１４に
示すように、シリコン酸化膜９１０を異方的にエッチン
グした後、ソース，ドレイン拡散層２２０部の基板表面
および多結晶シリコン層３１０上に、タングステンを選
択的に成長させることができる。また、図１５に示すよ
うに、シリコン窒化膜スペーサ４１０を形成した後、熱
酸化によりシリコン酸化膜９５０を形成し、ゲート電極
上のシリコン酸化膜９１０と共にエッチングにより除去
し、上記と同様ソース，ドレイン拡散層２２０部の基板
表面および多結晶シリコン層３１０上に、タングステン
を選択的に成長させることができる。
【００２８】（実施例３）実施例１と同様に自己整合的
にゲート電極の両脇に絶縁膜を形成した後、図１６にお
いて、浅接合拡散層２１０を選択的にエッチングにより
除去し、ソース，ドレインとなる拡散層２２０を形成
し、実施例１と同様な高濃度不純物層を形成し、多結晶
シリコン３１０上およびソース，ドレイン拡散層２２０
上に選択的にタングステン５００を形成することができ
る。
にゲート電極の両脇に絶縁膜を形成した後、図１６にお
いて、浅接合拡散層２１０を選択的にエッチングにより
除去し、ソース，ドレインとなる拡散層２２０を形成
し、実施例１と同様な高濃度不純物層を形成し、多結晶
シリコン３１０上およびソース，ドレイン拡散層２２０
上に選択的にタングステン５００を形成することができ
る。
【００２９】（実施例４）実施例１と同様にゲート電極
パターンを形成し、図１７において、スペーサ４００を
形成する前に、ゲート３００をマスクにイオン打ち込み
し、ソース，ドレインとなる拡散層２２０を形成後、実
施例１と同様な高濃度不純物層を形成することができ
る。
パターンを形成し、図１７において、スペーサ４００を
形成する前に、ゲート３００をマスクにイオン打ち込み
し、ソース，ドレインとなる拡散層２２０を形成後、実
施例１と同様な高濃度不純物層を形成することができ
る。
【００３０】（実施例５）あらかじめ１０18cm-3のｎ型
の不純物を有する半導体基板１１０を用い、その基板表
面に５０ｎｍ程度のエピキャシタル成長させた１０17cm
-3のｎ型の不純物を有するエピ層１２０を形成し、実施
例１と同様にスペーサ４００を形成し、図１８におい
て、ゲート部およびスペーサ４００フィールド酸化膜１
５０をマスクに半導体基板をエッチングし、実施例１と
同様にタングステン層５００を形成することができる。
また、図１９に示すように、従来法によりゲート酸化膜
形成前に、シリコン酸化膜をマスクにイオン打ち込みし
形成された高濃度不純物層270を用いても上記と同様の
構造を得ることができる。また、図２０に示すように、
局部的に高濃度不純物層２８０を有する半導体基板にお
いても上記と同様の構造を得ることができる。また、図
２１において、半導体基板をエッチング後、1018cm-3の
ｐ型の不純物層２９０をイオン打ち込みによりドーピン
グすることで拡散層接合容量を低減することができる。
の不純物を有する半導体基板１１０を用い、その基板表
面に５０ｎｍ程度のエピキャシタル成長させた１０17cm
-3のｎ型の不純物を有するエピ層１２０を形成し、実施
例１と同様にスペーサ４００を形成し、図１８におい
て、ゲート部およびスペーサ４００フィールド酸化膜１
５０をマスクに半導体基板をエッチングし、実施例１と
同様にタングステン層５００を形成することができる。
また、図１９に示すように、従来法によりゲート酸化膜
形成前に、シリコン酸化膜をマスクにイオン打ち込みし
形成された高濃度不純物層270を用いても上記と同様の
構造を得ることができる。また、図２０に示すように、
局部的に高濃度不純物層２８０を有する半導体基板にお
いても上記と同様の構造を得ることができる。また、図
２１において、半導体基板をエッチング後、1018cm-3の
ｐ型の不純物層２９０をイオン打ち込みによりドーピン
グすることで拡散層接合容量を低減することができる。
【００３１】
【発明の効果】ゲートに自己整合的に形成されたチャネ
ル部およびゲート両脇部の高濃度不純物層により、パン
チスルーを抑え、かつ、ソース，ドレイン部の基板を除
去することにより、ゲート電極の厚膜化を必要とせず、
前記高濃度不純物層を基板深くに形成し、さらに、ゲー
ト電極とソース，ドレイン電極との接触を防止し、優れ
たデバイス特性を得ることができる。
ル部およびゲート両脇部の高濃度不純物層により、パン
チスルーを抑え、かつ、ソース，ドレイン部の基板を除
去することにより、ゲート電極の厚膜化を必要とせず、
前記高濃度不純物層を基板深くに形成し、さらに、ゲー
ト電極とソース，ドレイン電極との接触を防止し、優れ
たデバイス特性を得ることができる。
【図１】本発明の特徴を示す素子の断面図。
【図２】本発明の製造方法を示す第一ステップの素子の
断面図。
断面図。
【図３】本発明の製造方法を示す第二ステップの素子の
断面図。
断面図。
【図４】本発明の製造方法を示す第三ステップの素子の
断面図。
断面図。
【図５】本発明の製造方法を示す第四ステップの素子の
断面図。
断面図。
【図６】本発明の製造方法を示す第五ステップの素子の
断面図。
断面図。
【図７】本発明の製造方法を示す第六ステップの素子の
断面図。
断面図。
【図８】本発明の製造方法を示す第七ステップの素子の
断面図。
断面図。
【図９】本発明の製造方法を示す第八ステップの素子の
断面図。
断面図。
【図１０】本発明の製造方法を示す第九ステップの素子
の断面図。
の断面図。
【図１１】本発明の製造方法を示す第十ステップの素子
の断面図。
の断面図。
【図１２】本発明の製造方法を示す第十一ステップの素
子の断面図。
子の断面図。
【図１３】実施例２を示す素子の断面図。
【図１４】その他の実施例を示す素子の断面図。
【図１５】その他の実施例を示す素子の断面図。
【図１６】実施例３を示す素子の断面図。
【図１７】実施例４を示す素子の断面図。
【図１８】実施例５を示す素子の断面図。
【図１９】その他の実施例を示す素子の断面図。
【図２０】その他の実施例を示す素子の断面図。
【図２１】その他の実施例を示す素子の断面図。
１００…シリコン基板、１５０…フィールド酸化膜、２
００…高濃度不純物層、２１０，２２０…拡散層電極、
３００…ゲート電極、４００…酸化膜スペーサ層、５０
０…タングステン層、６００…配線層、９００…ゲート
絶縁膜、９６０…層間絶縁膜。
００…高濃度不純物層、２１０，２２０…拡散層電極、
３００…ゲート電極、４００…酸化膜スペーサ層、５０
０…タングステン層、６００…配線層、９００…ゲート
絶縁膜、９６０…層間絶縁膜。
Claims (8)
- 【請求項１】半導体基板上に絶縁膜を介して設けられた
ゲート電極、また基板の導電型と異なる導電型を有する
不純物拡散層をソース及びドレイン電極とする絶縁ゲー
ト型電界効果トランジスタにおいて、前記ゲート電極下
の前記基板表面より前記ソース及びドレイン部の基板表
面が低く形成され、前記ゲート電極下に前記基板の不純
物と同型で濃度が高い層をもち、前記ソース及びドレイ
ン電極下には前記ゲート電極下の高濃度不純物層より基
板内の深い位置に前記高濃度不純物層が形成されている
ことを特徴とする半導体装置。 - 【請求項２】ゲート電極及びゲート側面部外の半導体基
板を前記不純物拡散層幅より浅い位置までくぼませ、前
記基板の不純物と同型の導電型をもつ不純物をイオン打
ち込み法によりドーピングし、このとき、イオン打ち込
みエネルギを適当に選ぶことにより、前記ゲート電極直
下および前記ゲート側面直下の基板中と、前記ゲート電
極および前記ゲート側面部外の基板中に、前記基板の不
純物と同型で濃度が高い層を形成することを特徴とする
半導体装置の製造方法。 - 【請求項３】ゲート電極及びゲート側面部をマスクと
し、前記ゲート電極及び前記ゲート側面部外の半導体基
板をくぼませることを特徴とする半導体装置の製造方
法。 - 【請求項４】請求項１の前記不純物拡散層がＰ型不純物
である半導体装置。 - 【請求項５】請求項１の前記半導体装置がＰ型半導体で
ある半導体装置。 - 【請求項６】半導体基板上に絶縁膜を介して設けられた
ゲート電極、また基板の導電型と異なる導電型を有する
不純物拡散層をソース及びドレイン電極とする絶縁ゲー
ト型電界効果トランジスタにおいて、前記不純物拡散層
の基板表面をくぼませることにより、前記ゲート上およ
び前記ソース，ドレイン部上に成長または堆積させた金
属材料の接触を防いだことを特徴とする半導体装置。 - 【請求項７】ゲート電極およびゲート側面部をマスクに
基板の導電型と異なる導電型を有する不純物層により、
選択的に半導体基板を除去することを特徴とする半導体
装置の製造方法。 - 【請求項８】請求項７の前記形状をマスクに基板の導電
型と異なる導電型を有する不純物をイオン打ち込み、深
さのことなる不純物拡散層を形成する半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24907593A JPH07106569A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24907593A JPH07106569A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106569A true JPH07106569A (ja) | 1995-04-21 |
Family
ID=17187637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24907593A Pending JPH07106569A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106569A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278776A (ja) * | 2005-03-29 | 2006-10-12 | Fujitsu Ltd | ｐチャネルＭＯＳトランジスタ、半導体集積回路装置およびその製造方法 |
| JP2016012729A (ja) * | 2009-06-26 | 2016-01-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1993
- 1993-10-05 JP JP24907593A patent/JPH07106569A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278776A (ja) * | 2005-03-29 | 2006-10-12 | Fujitsu Ltd | ｐチャネルＭＯＳトランジスタ、半導体集積回路装置およびその製造方法 |
| US7649232B2 (en) | 2005-03-29 | 2010-01-19 | Fujitsu Microelectronics Limited | P-channel MOS transistor, semiconductor integrated circuit device and fabrication process thereof |
| JP4515305B2 (ja) * | 2005-03-29 | 2010-07-28 | 富士通セミコンダクター株式会社 | ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法 |
| JP2016012729A (ja) * | 2009-06-26 | 2016-01-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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