JP3264262B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3264262B2 JP3264262B2 JP04224599A JP4224599A JP3264262B2 JP 3264262 B2 JP3264262 B2 JP 3264262B2 JP 04224599 A JP04224599 A JP 04224599A JP 4224599 A JP4224599 A JP 4224599A JP 3264262 B2 JP3264262 B2 JP 3264262B2
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Description
【０００１】
【発明の属する技術分野】本発明は、縦型ＭＯＳＦＥＴ
である半導体装置及びその製造方法に関する。
である半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】縦型ＭＯＳＦＥＴは、パワーＭＯＳＦＥ
Ｔ、ＩＧＢＴ等のパワーデバイスで採用されている構造
である。特に、ドレイン−ソース間耐圧１０〜６０Ｖ程
度のパワーＭＯＳＦＥＴでは、シリコン基板に溝を形成
し、ゲート電極を埋め込んだ構造が主流になりつつあ
る。
Ｔ、ＩＧＢＴ等のパワーデバイスで採用されている構造
である。特に、ドレイン−ソース間耐圧１０〜６０Ｖ程
度のパワーＭＯＳＦＥＴでは、シリコン基板に溝を形成
し、ゲート電極を埋め込んだ構造が主流になりつつあ
る。
【０００３】このようにゲート電極を溝に埋め込んだ構
造のパワーＭＯＳＦＥＴは、微細加工技術の向上に伴
い、素子寸法をシュリンクする傾向にある。
造のパワーＭＯＳＦＥＴは、微細加工技術の向上に伴
い、素子寸法をシュリンクする傾向にある。
【０００４】図８は、従来の縦型ＭＯＳＦＥＴの一例を
示す断面図である。
示す断面図である。
【０００５】ドレイン電極となる半導体基板２０１上に
は、エピタキシャル成長等で形成されたドレインと同電
位の電界緩和領域２０２が設けられている。電界緩和領
域２０２は、半導体基板２０１の表面からの不純物拡散
等で形成されたものである。
は、エピタキシャル成長等で形成されたドレインと同電
位の電界緩和領域２０２が設けられている。電界緩和領
域２０２は、半導体基板２０１の表面からの不純物拡散
等で形成されたものである。
【０００６】電界緩和領域２０２上には、ドレインと異
電位のベース領域２０６及びドレインと同電位のソース
領域２０７が設けられている。電界緩和領域２０２、ベ
ース領域２０６及びソース領域２０７には、溝２０３が
形成されている。
電位のベース領域２０６及びドレインと同電位のソース
領域２０７が設けられている。電界緩和領域２０２、ベ
ース領域２０６及びソース領域２０７には、溝２０３が
形成されている。
【０００７】溝２０３の内側には、熱酸化等で形成され
たゲート絶縁膜２０４を挟んで、ポリシリコン等を材質
としたゲート電極２０５が設けられている。ソース領域
２０７上には、ソース電極２１３が設けられている。ソ
ース電極２１３とゲート電極２０５との間は、層間絶縁
膜２１２によって電気的に絶縁されている。
たゲート絶縁膜２０４を挟んで、ポリシリコン等を材質
としたゲート電極２０５が設けられている。ソース領域
２０７上には、ソース電極２１３が設けられている。ソ
ース電極２１３とゲート電極２０５との間は、層間絶縁
膜２１２によって電気的に絶縁されている。
【０００８】
【発明が解決しようとする課題】ところで、上述した従
来の縦型ＭＯＳＦＥＴでは、半導体基板２０１上に溝２
０３及びゲート絶縁膜２０４を形成した後、ゲート電極
２０５となるポリシリコンをＣＶＤ等で基板表面に成長
させ、溝２０３以外の部分をエッチングにより除去し、
ゲート電極２０５を形成している。
来の縦型ＭＯＳＦＥＴでは、半導体基板２０１上に溝２
０３及びゲート絶縁膜２０４を形成した後、ゲート電極
２０５となるポリシリコンをＣＶＤ等で基板表面に成長
させ、溝２０３以外の部分をエッチングにより除去し、
ゲート電極２０５を形成している。
【０００９】溝２０３は、幅０．５〜０．８μｍであ
る。７０００Ａ〜１００００Ａの厚さでゲート電極２０
５となるポリシリコンを堆積させた後、プラズマエッチ
ングにより溝２０３以外の部分のポリシリコンが除去さ
れる。
る。７０００Ａ〜１００００Ａの厚さでゲート電極２０
５となるポリシリコンを堆積させた後、プラズマエッチ
ングにより溝２０３以外の部分のポリシリコンが除去さ
れる。
【００１０】ここで、１００００Ａの厚さで堆積させた
ポリシリコンを、３０％のオーバーエッチでエッチング
した場合、理論的にはゲート電極２０５の表面とベース
領域２０６の表面との間に、約３０００Ａの段差が生じ
る。
ポリシリコンを、３０％のオーバーエッチでエッチング
した場合、理論的にはゲート電極２０５の表面とベース
領域２０６の表面との間に、約３０００Ａの段差が生じ
る。
【００１１】この場合、ソース領域２０７がオフセット
とならないようにするためには、エッチングレートのバ
ラツキを考慮したソース領域２０７の拡散層の深さ(ソ
ースＸｊ)を、４０００Ａ以上とする必要がある。
とならないようにするためには、エッチングレートのバ
ラツキを考慮したソース領域２０７の拡散層の深さ(ソ
ースＸｊ)を、４０００Ａ以上とする必要がある。
【００１２】このとき、パンチスルーによるドレイン−
ソース間耐圧の劣化を防ぐためには、１２０００Ａ程度
のベース領域２０６の拡散層の深さ(ベースＸｊ)が必要
となる。このため、ソース領域２０７及びベース領域２
０６の拡散層が深くなる。このように、これらの拡散層
が深くなると、トランジスタの寄生容量が増大してしま
うため、高速なスイッチングができないという問題があ
る。
ソース間耐圧の劣化を防ぐためには、１２０００Ａ程度
のベース領域２０６の拡散層の深さ(ベースＸｊ)が必要
となる。このため、ソース領域２０７及びベース領域２
０６の拡散層が深くなる。このように、これらの拡散層
が深くなると、トランジスタの寄生容量が増大してしま
うため、高速なスイッチングができないという問題があ
る。
【００１３】本発明は、このような状況に鑑みてなされ
たものであり、トランジスタの寄生容量を低減し、スイ
ッチングスピードの高速化を図ることができる半導体装
置及びその製造方法を提供することができるようにする
ものである。
たものであり、トランジスタの寄生容量を低減し、スイ
ッチングスピードの高速化を図ることができる半導体装
置及びその製造方法を提供することができるようにする
ものである。
【００１４】
【課題を解決するための手段】請求項１に記載の半導体
装置は、ドレイン電極となる半導体基板上にドレイン電
極と同電位の電界緩和領域が設けられ、電界緩和領域上
には、電界緩和領域と反対の導電型のベース領域及び電
界緩和領域と同じ導電型のソース領域が設けられ、電界
緩和領域、ベース領域及びソース領域には、溝が形成さ
れ、溝の内側には、ゲート絶縁膜が設けられ、ゲート絶
縁膜の内側には、第１のポリシリコン層、酸化膜及び第
２のポリシリコン層が順次外側から配列された３層構造
からなるゲート電極が、このゲート電極（第１のポリシ
リコン層）の表面とベース領域の表面との段差が５００
Ａ以内で、かつ第１のポリシリコン層の表面が第２のポ
リシリコン層の表面より高くなるように設けられ、ゲー
ト電極及びソース領域の間は、層間絶縁膜によって絶縁
され、ベース領域、ソース領域及び層間絶縁膜上には、
ソース電極が設けられてなることを特徴とする。請求項
２に記載の半導体装置は、ドレイン電極となる半導体基
板上にドレイン電極と同電位の電界緩和領域が設けら
れ、電界緩和領域上には、電界緩和領域と反対の導電型
のベース領域及び電界緩和領域と同じ導電型のソース領
域が設けられ、電界緩和領域、ベース領域及びソース領
域には、溝が形成され、溝の内側には、ゲート絶縁膜が
設けられ、ゲート絶縁膜の内側には、ポリシリコン及び
タングステンシリサイド（ＷＳｉ）が順次外側から配列
された２層構造からなるゲート電極が、ポリシリコンの
表面がタングステンシリサイド（ＷＳｉ）層の表面より
高くなるように設けられ、ゲート電極及びソース領域の
間は、層間絶縁膜によって絶縁され、ベース領域、ソー
ス領域及び層間絶縁膜上には、ソース電極が設けられて
なることを特徴とする。また、溝内のゲート電極の表面
とベース領域の表面との段差が５００Ａ以内であるよう
にすることができる。請求項４に記載の半導体装置の製
造方法は、ドレイン電極となる半導体基板上にドレイン
電極と同電位の電界緩和領域を形成する第１の工程と、
電界緩和領域上に、電界緩和領域と反対の導電型のベー
ス領域を形成する第２の工程と、電界緩和領域及びベー
ス領域に、溝を形成する第３の工程と、溝の内側に、ゲ
ート絶縁膜を形成する第４の工程と、ゲート絶縁膜の内
側に、第１のポリシリコン層、酸化膜及び第２のポリシ
リコン層が外側から配列された３層構造からなるゲート
電極を、このゲート電極（第１のポリシリコン層）の表
面とベース領域の表面との段差が５００Ａ以内で、かつ
第１のポリシリコン層の表面が第２のポリシリコン層の
表面より高くなるように形成する第５の工程と、ベース
領域に、電界緩和領域と同じ導電型のソース領域を形成
する第６の工程と、ゲート電極及びソース領域の間に層
間絶縁膜を形成する第７の工程と、ベース領域、ソース
領域及び層間絶縁膜上に、ソース電極を形成する第８の
工程とを備えることを特徴とする。請求項５に記載の半
導体装置の製造方法は、ドレイン電極となる半導体基板
上にドレイン電極と同電位の電界緩和領域を形成する第
１の工程と、電界緩和領域上に、電界緩和領域と反対の
導電型のベース領域を形成する第２の工程と、電界緩和
領域及びベース領域に、溝を形成する第３の工程と、溝
の内側に、ゲート絶縁膜を形成する第４の工程と、ゲー
ト絶縁膜の内側に、ポリシリコン及びタングステンシリ
サイド（ＷＳｉ）が順次外側から配列された２層構造か
らなり、ポリシリコンの表面がタングステンシリサイド
（ＷＳｉ）層の表面より高くなるようにゲート電極を形
成する第５の工程と、ベース領域に、電界緩和領域と同
じ導電型のソース領域を形成する第６の工程と、ゲート
電極及びソース領域の間に層間絶縁膜を形成する第７の
工程と、ベース領域、ソース領域及び層間絶縁膜上に、
ソース電極を形成する第８の工程とを備えることを特徴
とする。また、第３〜第５の工程には、溝内のゲート電
極の表面とベース領域の表面との段差が、５００Ａ以内
となるようにエッチングする工程が含まれるようにする
ことができる。また、第１の工程には、電界緩和領域を
エピタキシャル成長させる工程が含まれ、第３の工程に
は、フォトリソグラフィー技術を用いて電界緩和領域の
表面を選択的に異方性エッチングする工程が含まれ、第
４の工程には、溝内のシリコン表面を酸化する工程が含
まれ、第５の工程には、第１のポリシリコン層を、ＣＶ
Ｄにより堆積させる工程と、第１のポリシリコン層の表
面を熱酸化する工程と、第２のポリシリコン層を、ＣＶ
Ｄにより堆積させる工程と、ポリシリコン及び酸化膜に
対し選択性の高い（選択比：シリコン＞酸化膜）プラズ
マエッチングを用い、酸化膜をストッパーとして、溝以
外の第２のポリシリコン層をエッチングにより除去する
工程と、ポリシリコン及び酸化膜に対し選択性の高い
（選択比：酸化膜＞シリコン）エッチングを用い、第１
のポリシリコン層をストッパーとして、溝以外の酸化膜
除去する工程と、ポリシリコンと酸化膜の選択性の高い
（選択比：シリコン＞酸化膜）プラズマエッチングを用
い、ゲート絶縁膜をストッパーとして、溝以外の第１の
ポリシリコン層を除去する工程とが含まれ、第６の工程
には、ベース領域上に対し、不純物拡散を行う工程が含
まれ、第７の工程には、ＣＶＤにより絶縁物を堆積させ
る工程が含まれ、第８の工程には、金属をスパッタ・蒸
着により堆積させる工程と、フォトリソグラフィー技術
を用いて金属を選択的にエッチングする工程とが含まれ
るようにすることができる。また、第１の工程には、電
界緩和領域をエピタキシャル成長させる工程が含まれ、
第３の工程には、フォトリソグラフィー技術を用いて電
界緩和領域の表面を選択的に異方性エッチングする工程
が含まれ、第４の工程には、溝内のシリコン表面を酸化
する工程が含まれ、第５の工程には、ポリシリコン層
を、減圧ＣＶＤにより１０００Ａの厚さに堆積させる工
程と、タングステンシリサイド（ＷＳｉ）を、スパッタ
によりポリシリコン層上に堆積させる工程と、ポリシリ
コン及び酸化膜に対して選択性の高い（選択比：シリコ
ン＞酸化膜）ＲＩＥを用い、ポリシリコン層の溝以外の
部分を、ゲート絶縁膜をストッパーとして除去する工程
とが含まれ、第６の工程には、ベース領域上に対し、不
純物拡散を行う工程が含まれ、第７の工程には、ＣＶＤ
により絶縁物を堆積させる工程が含まれ、第８の工程に
は、金属をスパッタ・蒸着により堆積させる工程と、フ
ォトリソグラフィー技術を用いて金属を選択的にエッチ
ングする工程とが含まれるようにすることができる。ま
た、溝は、深さが１．０μｍ、幅が０．５μｍであり、
ゲート絶縁膜の膜厚は３００Ａであるようにすることが
できる。また、第３〜第５の工程には、溝を、深さが
１．０μｍ、幅が０．５μｍで形成する工程と、ゲート
絶縁膜を３００Ａの膜厚で形成する工程とがさらに含ま
れるようにすることができる。請求項１１に記載の半導
体装置は、ドレイン電極となる半導体基板上にドレイン
電極と同電位の電界緩和領域が設けられ、電界緩和領域
上には、電界緩和領域と反対の導電型のベース領域及び
電界緩和領域と同じ導電型のソース領域が設けられ、電
界緩和領域、ベース領域及びソース領域には、溝が形成
され、溝の内側には、ゲート絶縁膜が設けられ、ゲート
絶縁膜の内側には、多層構造からなるゲート電極が、こ
のゲート電極を構成する最外層の導電層の表面とベース
領域の表面との段差が５００Ａ以内で、かつ最外層の導
電層の表面がそれより内側の導電層の表面より高くなる
ように設けられ、ゲート電極及びソース領域の間は、層
間絶縁膜によって絶縁され、ベース領域、ソース領域及
び層間絶縁膜上には、ソース電極が設けられてなること
を特徴とする。本発明に係る半導体装置及びその製造方
法においては、半導体基板上の電界緩和領域及びベース
領域に形成される溝内のゲート電極を多層構造とし、溝
内のゲート電極の表面とベース領域の表面との段差が５
００Ａ以内となるように、ソース領域及びベース領域の
拡散層が浅くなるようにする。
装置は、ドレイン電極となる半導体基板上にドレイン電
極と同電位の電界緩和領域が設けられ、電界緩和領域上
には、電界緩和領域と反対の導電型のベース領域及び電
界緩和領域と同じ導電型のソース領域が設けられ、電界
緩和領域、ベース領域及びソース領域には、溝が形成さ
れ、溝の内側には、ゲート絶縁膜が設けられ、ゲート絶
縁膜の内側には、第１のポリシリコン層、酸化膜及び第
２のポリシリコン層が順次外側から配列された３層構造
からなるゲート電極が、このゲート電極（第１のポリシ
リコン層）の表面とベース領域の表面との段差が５００
Ａ以内で、かつ第１のポリシリコン層の表面が第２のポ
リシリコン層の表面より高くなるように設けられ、ゲー
ト電極及びソース領域の間は、層間絶縁膜によって絶縁
され、ベース領域、ソース領域及び層間絶縁膜上には、
ソース電極が設けられてなることを特徴とする。請求項
２に記載の半導体装置は、ドレイン電極となる半導体基
板上にドレイン電極と同電位の電界緩和領域が設けら
れ、電界緩和領域上には、電界緩和領域と反対の導電型
のベース領域及び電界緩和領域と同じ導電型のソース領
域が設けられ、電界緩和領域、ベース領域及びソース領
域には、溝が形成され、溝の内側には、ゲート絶縁膜が
設けられ、ゲート絶縁膜の内側には、ポリシリコン及び
タングステンシリサイド（ＷＳｉ）が順次外側から配列
された２層構造からなるゲート電極が、ポリシリコンの
表面がタングステンシリサイド（ＷＳｉ）層の表面より
高くなるように設けられ、ゲート電極及びソース領域の
間は、層間絶縁膜によって絶縁され、ベース領域、ソー
ス領域及び層間絶縁膜上には、ソース電極が設けられて
なることを特徴とする。また、溝内のゲート電極の表面
とベース領域の表面との段差が５００Ａ以内であるよう
にすることができる。請求項４に記載の半導体装置の製
造方法は、ドレイン電極となる半導体基板上にドレイン
電極と同電位の電界緩和領域を形成する第１の工程と、
電界緩和領域上に、電界緩和領域と反対の導電型のベー
ス領域を形成する第２の工程と、電界緩和領域及びベー
ス領域に、溝を形成する第３の工程と、溝の内側に、ゲ
ート絶縁膜を形成する第４の工程と、ゲート絶縁膜の内
側に、第１のポリシリコン層、酸化膜及び第２のポリシ
リコン層が外側から配列された３層構造からなるゲート
電極を、このゲート電極（第１のポリシリコン層）の表
面とベース領域の表面との段差が５００Ａ以内で、かつ
第１のポリシリコン層の表面が第２のポリシリコン層の
表面より高くなるように形成する第５の工程と、ベース
領域に、電界緩和領域と同じ導電型のソース領域を形成
する第６の工程と、ゲート電極及びソース領域の間に層
間絶縁膜を形成する第７の工程と、ベース領域、ソース
領域及び層間絶縁膜上に、ソース電極を形成する第８の
工程とを備えることを特徴とする。請求項５に記載の半
導体装置の製造方法は、ドレイン電極となる半導体基板
上にドレイン電極と同電位の電界緩和領域を形成する第
１の工程と、電界緩和領域上に、電界緩和領域と反対の
導電型のベース領域を形成する第２の工程と、電界緩和
領域及びベース領域に、溝を形成する第３の工程と、溝
の内側に、ゲート絶縁膜を形成する第４の工程と、ゲー
ト絶縁膜の内側に、ポリシリコン及びタングステンシリ
サイド（ＷＳｉ）が順次外側から配列された２層構造か
らなり、ポリシリコンの表面がタングステンシリサイド
（ＷＳｉ）層の表面より高くなるようにゲート電極を形
成する第５の工程と、ベース領域に、電界緩和領域と同
じ導電型のソース領域を形成する第６の工程と、ゲート
電極及びソース領域の間に層間絶縁膜を形成する第７の
工程と、ベース領域、ソース領域及び層間絶縁膜上に、
ソース電極を形成する第８の工程とを備えることを特徴
とする。また、第３〜第５の工程には、溝内のゲート電
極の表面とベース領域の表面との段差が、５００Ａ以内
となるようにエッチングする工程が含まれるようにする
ことができる。また、第１の工程には、電界緩和領域を
エピタキシャル成長させる工程が含まれ、第３の工程に
は、フォトリソグラフィー技術を用いて電界緩和領域の
表面を選択的に異方性エッチングする工程が含まれ、第
４の工程には、溝内のシリコン表面を酸化する工程が含
まれ、第５の工程には、第１のポリシリコン層を、ＣＶ
Ｄにより堆積させる工程と、第１のポリシリコン層の表
面を熱酸化する工程と、第２のポリシリコン層を、ＣＶ
Ｄにより堆積させる工程と、ポリシリコン及び酸化膜に
対し選択性の高い（選択比：シリコン＞酸化膜）プラズ
マエッチングを用い、酸化膜をストッパーとして、溝以
外の第２のポリシリコン層をエッチングにより除去する
工程と、ポリシリコン及び酸化膜に対し選択性の高い
（選択比：酸化膜＞シリコン）エッチングを用い、第１
のポリシリコン層をストッパーとして、溝以外の酸化膜
除去する工程と、ポリシリコンと酸化膜の選択性の高い
（選択比：シリコン＞酸化膜）プラズマエッチングを用
い、ゲート絶縁膜をストッパーとして、溝以外の第１の
ポリシリコン層を除去する工程とが含まれ、第６の工程
には、ベース領域上に対し、不純物拡散を行う工程が含
まれ、第７の工程には、ＣＶＤにより絶縁物を堆積させ
る工程が含まれ、第８の工程には、金属をスパッタ・蒸
着により堆積させる工程と、フォトリソグラフィー技術
を用いて金属を選択的にエッチングする工程とが含まれ
るようにすることができる。また、第１の工程には、電
界緩和領域をエピタキシャル成長させる工程が含まれ、
第３の工程には、フォトリソグラフィー技術を用いて電
界緩和領域の表面を選択的に異方性エッチングする工程
が含まれ、第４の工程には、溝内のシリコン表面を酸化
する工程が含まれ、第５の工程には、ポリシリコン層
を、減圧ＣＶＤにより１０００Ａの厚さに堆積させる工
程と、タングステンシリサイド（ＷＳｉ）を、スパッタ
によりポリシリコン層上に堆積させる工程と、ポリシリ
コン及び酸化膜に対して選択性の高い（選択比：シリコ
ン＞酸化膜）ＲＩＥを用い、ポリシリコン層の溝以外の
部分を、ゲート絶縁膜をストッパーとして除去する工程
とが含まれ、第６の工程には、ベース領域上に対し、不
純物拡散を行う工程が含まれ、第７の工程には、ＣＶＤ
により絶縁物を堆積させる工程が含まれ、第８の工程に
は、金属をスパッタ・蒸着により堆積させる工程と、フ
ォトリソグラフィー技術を用いて金属を選択的にエッチ
ングする工程とが含まれるようにすることができる。ま
た、溝は、深さが１．０μｍ、幅が０．５μｍであり、
ゲート絶縁膜の膜厚は３００Ａであるようにすることが
できる。また、第３〜第５の工程には、溝を、深さが
１．０μｍ、幅が０．５μｍで形成する工程と、ゲート
絶縁膜を３００Ａの膜厚で形成する工程とがさらに含ま
れるようにすることができる。請求項１１に記載の半導
体装置は、ドレイン電極となる半導体基板上にドレイン
電極と同電位の電界緩和領域が設けられ、電界緩和領域
上には、電界緩和領域と反対の導電型のベース領域及び
電界緩和領域と同じ導電型のソース領域が設けられ、電
界緩和領域、ベース領域及びソース領域には、溝が形成
され、溝の内側には、ゲート絶縁膜が設けられ、ゲート
絶縁膜の内側には、多層構造からなるゲート電極が、こ
のゲート電極を構成する最外層の導電層の表面とベース
領域の表面との段差が５００Ａ以内で、かつ最外層の導
電層の表面がそれより内側の導電層の表面より高くなる
ように設けられ、ゲート電極及びソース領域の間は、層
間絶縁膜によって絶縁され、ベース領域、ソース領域及
び層間絶縁膜上には、ソース電極が設けられてなること
を特徴とする。本発明に係る半導体装置及びその製造方
法においては、半導体基板上の電界緩和領域及びベース
領域に形成される溝内のゲート電極を多層構造とし、溝
内のゲート電極の表面とベース領域の表面との段差が５
００Ａ以内となるように、ソース領域及びベース領域の
拡散層が浅くなるようにする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１６】（第１の実施の形態）図１は、本発明の半
導体装置の第１の実施の形態に係る縦型ＭＯＳＦＥＴを
示す断面図、図２〜図６は、図１の半導体装置の製造方
法を説明するための断面図である。
導体装置の第１の実施の形態に係る縦型ＭＯＳＦＥＴを
示す断面図、図２〜図６は、図１の半導体装置の製造方
法を説明するための断面図である。
【００１７】図１に示す縦型ＭＯＳＦＥＴは、ドレイン
電極となる半導体基板１０１を備えている。半導体基板
１０１上には、エピタキシャル成長等で形成されたドレ
インと同電位の電界緩和領域１０２が設けられている。
電極となる半導体基板１０１を備えている。半導体基板
１０１上には、エピタキシャル成長等で形成されたドレ
インと同電位の電界緩和領域１０２が設けられている。
【００１８】電界緩和領域１０２上には、不純物拡散等
で形成された電界緩和領域１０２と反対の導電型のベー
ス領域１０６及び電界緩和領域１０２と同じ導電型のソ
ース領域１０７が設けられている。
で形成された電界緩和領域１０２と反対の導電型のベー
ス領域１０６及び電界緩和領域１０２と同じ導電型のソ
ース領域１０７が設けられている。
【００１９】電界緩和領域１０２、ベース領域１０６及
びソース領域１０７には、溝１０３が形成されている。
溝１０３の内側には、熱酸化等で形成されたゲート絶縁
膜１０４及びポリシリコン等を材質としたゲート電極１
０５が設けられている。
びソース領域１０７には、溝１０３が形成されている。
溝１０３の内側には、熱酸化等で形成されたゲート絶縁
膜１０４及びポリシリコン等を材質としたゲート電極１
０５が設けられている。
【００２０】ゲート電極１０５は多層構造であり、熱酸
化等で形成された酸化膜１０９及びＣＶＤ等で堆積され
た第２のポリシリコン層１１０を含む３層構造となって
いる。ソース領域１０７上には、ソース電極１１３が設
けられている。ソース電極１１３とゲート電極１０５と
間は、層間絶縁膜１１２によって電気的に絶縁されてい
る。
化等で形成された酸化膜１０９及びＣＶＤ等で堆積され
た第２のポリシリコン層１１０を含む３層構造となって
いる。ソース領域１０７上には、ソース電極１１３が設
けられている。ソース電極１１３とゲート電極１０５と
間は、層間絶縁膜１１２によって電気的に絶縁されてい
る。
【００２１】次に、このような構成の縦型ＭＯＳＦＥＴ
の製造方法を、図２〜図６を用いて説明する。
の製造方法を、図２〜図６を用いて説明する。
【００２２】まず、図２に示すように、半導体基板１０
１上にエピタキシャル成長等で電界緩和領域１０２を形
成する。次いで、フォトリソグラフィー技術等を用いて
電界緩和領域１０２の表面を選択的に異方性エッチング
し、溝１０３を形成する。溝１０３を形成した後、熱酸
化等で溝１０３内のシリコン表面を酸化し、ＭＯＳＦＥ
Ｔのゲート絶縁膜１０４を形成する。
１上にエピタキシャル成長等で電界緩和領域１０２を形
成する。次いで、フォトリソグラフィー技術等を用いて
電界緩和領域１０２の表面を選択的に異方性エッチング
し、溝１０３を形成する。溝１０３を形成した後、熱酸
化等で溝１０３内のシリコン表面を酸化し、ＭＯＳＦＥ
Ｔのゲート絶縁膜１０４を形成する。
【００２３】次いで、図３に示すように、ＣＶＤ等でゲ
ート電極１０５となる第１のポリシリコン層１０８をゲ
ート絶縁膜１０４の表面に堆積させる。その後、第１の
ポリシリコン層１０８の表面を熱酸化し、酸化膜１０９
を形成する。酸化膜１０９を形成した後、酸化膜１０９
上にＣＶＤ等で第２のポリシリコン層１１０を堆積させ
る。このとき、溝１０３内はポリシリコンで埋め込まれ
る。
ート電極１０５となる第１のポリシリコン層１０８をゲ
ート絶縁膜１０４の表面に堆積させる。その後、第１の
ポリシリコン層１０８の表面を熱酸化し、酸化膜１０９
を形成する。酸化膜１０９を形成した後、酸化膜１０９
上にＣＶＤ等で第２のポリシリコン層１１０を堆積させ
る。このとき、溝１０３内はポリシリコンで埋め込まれ
る。
【００２４】次に、図４に示すように、ポリシリコン及
び酸化膜に対し選択性の高い(選択比：シリコン＞酸化
膜)プラズマエッチングを用い、溝１０３以外の第２の
ポリシリコン層１１０をエッチングにより除去する。こ
のとき、酸化膜１０９は、プラズマエッチングのストッ
パーとなる。
び酸化膜に対し選択性の高い(選択比：シリコン＞酸化
膜)プラズマエッチングを用い、溝１０３以外の第２の
ポリシリコン層１１０をエッチングにより除去する。こ
のとき、酸化膜１０９は、プラズマエッチングのストッ
パーとなる。
【００２５】次に、ポリシリコンと酸化膜の選択性の高
い(選択比：酸化膜＞シリコン)エッチングを用い、酸化
膜１０９をエッチングにより除去する。このとき、第１
のポリシリコン層１０８は酸化膜１０９のエッチングの
ストッパーとなる。
い(選択比：酸化膜＞シリコン)エッチングを用い、酸化
膜１０９をエッチングにより除去する。このとき、第１
のポリシリコン層１０８は酸化膜１０９のエッチングの
ストッパーとなる。
【００２６】次に、図５に示すように、ポリシリコンと
酸化膜の選択性の高い(選択比：シリコン＞酸化膜)プラ
ズマエッチングを用い、溝１０３以外の第１のポリシリ
コン層１０８を、エッチングにより除去する。このと
き、ゲート絶縁膜１０４はプラズマエッチングのストッ
パーとなる。
酸化膜の選択性の高い(選択比：シリコン＞酸化膜)プラ
ズマエッチングを用い、溝１０３以外の第１のポリシリ
コン層１０８を、エッチングにより除去する。このと
き、ゲート絶縁膜１０４はプラズマエッチングのストッ
パーとなる。
【００２７】このように、ポリシリコン、酸化膜及びポ
リシリコンのエッチングにより、溝１０３内部にポリシ
リコンが残される。溝１０３内のポリシリコンである第
１及び第２のポリシリコン層１０８，１１０は、ＭＯＳ
ＦＥＴのゲート電極１０５となる。
リシリコンのエッチングにより、溝１０３内部にポリシ
リコンが残される。溝１０３内のポリシリコンである第
１及び第２のポリシリコン層１０８，１１０は、ＭＯＳ
ＦＥＴのゲート電極１０５となる。
【００２８】次に、図６に示すように、電界緩和領域１
０２と反対の導電型のベース領域１０６上に、電界緩和
領域１０２と同じ導電型のソース領域１０７を不純物拡
散等で形成する。
０２と反対の導電型のベース領域１０６上に、電界緩和
領域１０２と同じ導電型のソース領域１０７を不純物拡
散等で形成する。
【００２９】ソース領域１０７を形成した後、ＣＶＤ等
でゲート−ソース間を絶縁する絶縁物をソース領域１０
７上に堆積させる。次いで、フォトリソグラフィー技術
等を用いて絶縁物を選択的にエッチングし、層間絶縁膜
１１２及びコンタクトホールを形成する。
でゲート−ソース間を絶縁する絶縁物をソース領域１０
７上に堆積させる。次いで、フォトリソグラフィー技術
等を用いて絶縁物を選択的にエッチングし、層間絶縁膜
１１２及びコンタクトホールを形成する。
【００３０】形成されたコンタクトホールには、ベース
領域(バックゲート領域)１０６及びソース領域１０７が
露出している。次に、ソース電極１１３となる金属をス
パッタ・蒸着等により基板表面に堆積させる。その後、
フォトリソグラフィー技術等を用いて金属を選択的にエ
ッチングし、ソース電極１１３を形成する。
領域(バックゲート領域)１０６及びソース領域１０７が
露出している。次に、ソース電極１１３となる金属をス
パッタ・蒸着等により基板表面に堆積させる。その後、
フォトリソグラフィー技術等を用いて金属を選択的にエ
ッチングし、ソース電極１１３を形成する。
【００３１】次に、上述した縦型ＭＯＳＦＥＴの具体的
な製造方法について説明する。
な製造方法について説明する。
【００３２】まず、図２において、不純物１Ｅ１９／ｃ
ｍ３程度にドープされたＮ型の半導体基板１０１上にエ
ピタキシャル成長させ、不純物濃度が４Ｅ１５／ｃｍ３
程度のＮ型の電界緩和領域１０２を形成する。次いで、
フォトリソグラフィー技術を用いて基板表面(電界緩和
領域表面)をＲＩＥで選択的に異方性エッチングし、深
さが約１．０μｍ、幅が約０．５μｍの溝１０３を形成
する。
ｍ３程度にドープされたＮ型の半導体基板１０１上にエ
ピタキシャル成長させ、不純物濃度が４Ｅ１５／ｃｍ３
程度のＮ型の電界緩和領域１０２を形成する。次いで、
フォトリソグラフィー技術を用いて基板表面(電界緩和
領域表面)をＲＩＥで選択的に異方性エッチングし、深
さが約１．０μｍ、幅が約０．５μｍの溝１０３を形成
する。
【００３３】次いで、９００℃のＨ２−Ｏ２雰囲気中で
シリコン表面を酸化し、溝１０３内に約３００Ａのゲー
ト絶縁膜１０４を形成する。ゲート絶縁膜１０４を形成
した後、図３に示すように、減圧ＣＶＤにより第１のポ
リシリコン層１０８を基板表面に約１０００Ａの厚さに
堆積させ、９２０℃のＰＣＬ３雰囲気中でリンを熱拡散
する。また、第１のポリシリコン層１０８をＮ型の導電
型にし、同時に第１のポリシリコン層１０８の表面を酸
化して酸化膜１０９を形成する。
シリコン表面を酸化し、溝１０３内に約３００Ａのゲー
ト絶縁膜１０４を形成する。ゲート絶縁膜１０４を形成
した後、図３に示すように、減圧ＣＶＤにより第１のポ
リシリコン層１０８を基板表面に約１０００Ａの厚さに
堆積させ、９２０℃のＰＣＬ３雰囲気中でリンを熱拡散
する。また、第１のポリシリコン層１０８をＮ型の導電
型にし、同時に第１のポリシリコン層１０８の表面を酸
化して酸化膜１０９を形成する。
【００３４】酸化膜１０９を形成した後、減圧ＣＶＤに
より第２のポリシリコン層１１０を酸化膜１０９上に堆
積させ、溝１０３内をポリシリコンで埋め込む。
より第２のポリシリコン層１１０を酸化膜１０９上に堆
積させ、溝１０３内をポリシリコンで埋め込む。
【００３５】次に、図４に示すように、９２０℃のＰＣ
Ｌ３雰囲気中でリンを熱拡散し、第２のポリシリコン層
１１０をＮ型の導電型にする。次に、ポリシリコン及び
酸化膜に対して選択性の高い(選択比：シリコン＞酸化
膜)ＲＩＥを用い、溝１０３以外の第２のポリシリコン
層１１０を除去する。このとき、酸化膜１０９はＲＩＥ
のストッパーとなる。
Ｌ３雰囲気中でリンを熱拡散し、第２のポリシリコン層
１１０をＮ型の導電型にする。次に、ポリシリコン及び
酸化膜に対して選択性の高い(選択比：シリコン＞酸化
膜)ＲＩＥを用い、溝１０３以外の第２のポリシリコン
層１１０を除去する。このとき、酸化膜１０９はＲＩＥ
のストッパーとなる。
【００３６】次に、ポリシリコン及び酸化膜に対して選
択性の高い(選択比：酸化膜＞シリコン)フッ酸を用い、
酸化膜１０９をフッ酸によるエッチングにより除去す
る。このとき、第１のポリシリコン層１０８は酸化膜１
０９のエッチングのストッパーとなる。
択性の高い(選択比：酸化膜＞シリコン)フッ酸を用い、
酸化膜１０９をフッ酸によるエッチングにより除去す
る。このとき、第１のポリシリコン層１０８は酸化膜１
０９のエッチングのストッパーとなる。
【００３７】次に、図５に示すように、ポリシリコン及
び酸化膜に対して選択性の高い(選択比：シリコン＞酸
化膜)ＲＩＥを用い、溝１０３以外の第１のポリシリコ
ン層１０８を除去する。このとき、ゲート絶縁膜１０４
はプラズマエッチングのストッパーとなる。
び酸化膜に対して選択性の高い(選択比：シリコン＞酸
化膜)ＲＩＥを用い、溝１０３以外の第１のポリシリコ
ン層１０８を除去する。このとき、ゲート絶縁膜１０４
はプラズマエッチングのストッパーとなる。
【００３８】このように、ポリシリコン、酸化膜及びポ
リシリコンのエッチングにより、溝１０３にポリシリコ
ンが残される。溝１０３内のポリシリコンである第１及
び第２のポリシリコン層１０８，１１０は、ＭＯＳＦＥ
Ｔのゲート電極１０５となる。このとき、ゲート電極１
０５の表面とベース領域１０６との段差が５００Ａ以内
となる。
リシリコンのエッチングにより、溝１０３にポリシリコ
ンが残される。溝１０３内のポリシリコンである第１及
び第２のポリシリコン層１０８，１１０は、ＭＯＳＦＥ
Ｔのゲート電極１０５となる。このとき、ゲート電極１
０５の表面とベース領域１０６との段差が５００Ａ以内
となる。
【００３９】次に、図６に示すように、基板表面からボ
ロンをドーズ量２．０Ｅ１３ｃｍ− ２、加速電圧７０ｋ
ｅＶでイオン注入する。また、１１００℃のＮ２雰囲気
中で６０分熱処理を行い、Ｐ型のベース領域１０６を形
成する。
ロンをドーズ量２．０Ｅ１３ｃｍ− ２、加速電圧７０ｋ
ｅＶでイオン注入する。また、１１００℃のＮ２雰囲気
中で６０分熱処理を行い、Ｐ型のベース領域１０６を形
成する。
【００４０】次に、基板表面からヒ素をドーズ量１．０
Ｅ１６ｃｍ−２、加速電圧７０ｋｅＶでイオン注入す
る。また、１０００℃のＮ２雰囲気中で３０分熱処理を
行い、Ｎ型のソース領域１０７を形成する。
Ｅ１６ｃｍ−２、加速電圧７０ｋｅＶでイオン注入す
る。また、１０００℃のＮ２雰囲気中で３０分熱処理を
行い、Ｎ型のソース領域１０７を形成する。
【００４１】次に、常圧ＣＶＤでＢＰＳＧを基板表面に
約８０００Ａの厚さに堆積させ、８５０℃のＮ２雰囲気
中で３０分熱処理を行う。フォトリソグラフィー技術を
用いてＢＰＳＧを選択的にフッ酸でエッチングし、層間
絶縁膜１１２とコンタクトホールを形成する。
約８０００Ａの厚さに堆積させ、８５０℃のＮ２雰囲気
中で３０分熱処理を行う。フォトリソグラフィー技術を
用いてＢＰＳＧを選択的にフッ酸でエッチングし、層間
絶縁膜１１２とコンタクトホールを形成する。
【００４２】次に、シリコンを１％含んだアルミをスパ
ッタし、基板表面に４０ｋＡの厚さに堆積させ、フォト
リソグラフィー技術を用いてアルミを選択的にエッチン
グし、ソース電極１１３を形成する。
ッタし、基板表面に４０ｋＡの厚さに堆積させ、フォト
リソグラフィー技術を用いてアルミを選択的にエッチン
グし、ソース電極１１３を形成する。
【００４３】このように、第１の実施の形態では、半導
体基板１０１上の電界緩和領域１０２及びベース領域１
０６に形成される溝１０３内のゲート電極１０５を３層
構造とし、溝１０３内のゲート電極１０５の表面とベー
ス領域１０６の表面との段差が５００Ａ以内となるよう
に、ソース領域１０７及びベース領域１０６の拡散層が
浅くなるようにした。
体基板１０１上の電界緩和領域１０２及びベース領域１
０６に形成される溝１０３内のゲート電極１０５を３層
構造とし、溝１０３内のゲート電極１０５の表面とベー
ス領域１０６の表面との段差が５００Ａ以内となるよう
に、ソース領域１０７及びベース領域１０６の拡散層が
浅くなるようにした。
【００４４】すなわち、ゲート電極１０５となるポリシ
リコンは、溝１０３を埋め込むために１００００Ａの厚
さが必要である場合でも、ゲート絶縁膜１０４に接して
いる第１のポリシリコン層１０８を１０００Ａ、第２の
ポリシリコン層１１０を９０００Ａというように第１の
ポリシリコン層１０８の厚さを自由に設定することがで
きる。
リコンは、溝１０３を埋め込むために１００００Ａの厚
さが必要である場合でも、ゲート絶縁膜１０４に接して
いる第１のポリシリコン層１０８を１０００Ａ、第２の
ポリシリコン層１１０を９０００Ａというように第１の
ポリシリコン層１０８の厚さを自由に設定することがで
きる。
【００４５】そのため、プラズマエッチングにより溝１
０３以外の部分のポリシリコンを除去する場合、９００
０Ａの厚さの第２のポリシリコン層１１０を３０％のオ
ーバーエッチでエッチングしたとしても、第１及び第２
のポリシリコン層１０８，１１０の間の酸化膜１０９に
より、ゲート絶縁膜１０４に接した第１のポリシリコン
層１０８はまったく除去されずに残すことが可能とな
る。
０３以外の部分のポリシリコンを除去する場合、９００
０Ａの厚さの第２のポリシリコン層１１０を３０％のオ
ーバーエッチでエッチングしたとしても、第１及び第２
のポリシリコン層１０８，１１０の間の酸化膜１０９に
より、ゲート絶縁膜１０４に接した第１のポリシリコン
層１０８はまったく除去されずに残すことが可能とな
る。
【００４６】その後、ポリシリコン層の間の酸化膜１０
９を除去し、第１のポリシリコン層１０８を３０％のオ
ーバーエッチでエッチングすれば、理論的にゲート電極
１０５の上部にはシリコン表面と第１のポリシリコン層
１０８の段差は、半導体基板１０１の面内平均で３００
Ａに低減できる。
９を除去し、第１のポリシリコン層１０８を３０％のオ
ーバーエッチでエッチングすれば、理論的にゲート電極
１０５の上部にはシリコン表面と第１のポリシリコン層
１０８の段差は、半導体基板１０１の面内平均で３００
Ａに低減できる。
【００４７】この場合、ソース領域１０７がオフセット
とならないために必要なエッチングレートのバラツキを
考慮したソースＸｊは、１０００Ａ程度である。ソース
Ｘｊのシャロー化に伴い、ベースＸｊもシャロー化が可
能となる。そのため、トランジスタの寄生容量が減少
し、ＭＯＳＦＥＴのスイッチングスピードの高速化が可
能となる。
とならないために必要なエッチングレートのバラツキを
考慮したソースＸｊは、１０００Ａ程度である。ソース
Ｘｊのシャロー化に伴い、ベースＸｊもシャロー化が可
能となる。そのため、トランジスタの寄生容量が減少
し、ＭＯＳＦＥＴのスイッチングスピードの高速化が可
能となる。
【００４８】このように、ゲート電極１０５を３層構造
としたことにより、製造工程上の制約が少なくなり、ゲ
ート電極１０５と半導体基板１０１表面の段差は従来の
ものと比べて約１／１０程度に低減することができる。
よって、その分だけベース領域１０６及びソース領域１
０７の拡散層はより浅く形成できる。
としたことにより、製造工程上の制約が少なくなり、ゲ
ート電極１０５と半導体基板１０１表面の段差は従来の
ものと比べて約１／１０程度に低減することができる。
よって、その分だけベース領域１０６及びソース領域１
０７の拡散層はより浅く形成できる。
【００４９】なお、第１の実施の形態では、Ｎチャネル
型を例とした場合について説明したが、これに限らず、
Ｐチャネル型であってもよい。
型を例とした場合について説明したが、これに限らず、
Ｐチャネル型であってもよい。
【００５０】（第２の実施の形態）図７は、本発明の半
導体装置の第２の実施の形態に係る縦型ＭＯＳＦＥＴを
示す断面図である。
導体装置の第２の実施の形態に係る縦型ＭＯＳＦＥＴを
示す断面図である。
【００５１】第２の実施の形態では、ゲート電極を、ポ
リシリコン及びタングステンシリサイド(ＷＳｉ)の２層
構造としたものである。
リシリコン及びタングステンシリサイド(ＷＳｉ)の２層
構造としたものである。
【００５２】すなわち、Ｎ型の半導体基板８０１上に
は、Ｎ型の電界緩和領域８０２及び溝８０３が形成され
ている。溝８０３内には、ゲート絶縁膜８０４及びゲー
ト電極８０５となるポリシリコン層８０８が形成されて
いる。ポリシリコン層８０８は、減圧ＣＶＤにより基板
表面に約１０００Ａの厚さに堆積させるとともに、９２
０℃のＰＣＬ３雰囲気中でリンを熱拡散し、Ｎ型の導電
型にしたものである。
は、Ｎ型の電界緩和領域８０２及び溝８０３が形成され
ている。溝８０３内には、ゲート絶縁膜８０４及びゲー
ト電極８０５となるポリシリコン層８０８が形成されて
いる。ポリシリコン層８０８は、減圧ＣＶＤにより基板
表面に約１０００Ａの厚さに堆積させるとともに、９２
０℃のＰＣＬ３雰囲気中でリンを熱拡散し、Ｎ型の導電
型にしたものである。
【００５３】ポリシリコン層８０８の内側には、ＷＳｉ
層８１０が設けられている。ＷＳｉ層８１０は、スパッ
タによりポリシリコン層８０８上に堆積させ、溝８０３
内に埋め込まれたものである。
層８１０が設けられている。ＷＳｉ層８１０は、スパッ
タによりポリシリコン層８０８上に堆積させ、溝８０３
内に埋め込まれたものである。
【００５４】また、ＷＳｉ層８１０は、ポリシリコン及
びＷＳｉに対して選択性の高い(選択比：ＷＳｉ＞シリ
コン)ＲＩＥを用い、溝８０３以外の部分が除去された
ものである。このとき、ポリシリコン層８０８は、ＷＳ
ｉエッチングのストッパーとなる。
びＷＳｉに対して選択性の高い(選択比：ＷＳｉ＞シリ
コン)ＲＩＥを用い、溝８０３以外の部分が除去された
ものである。このとき、ポリシリコン層８０８は、ＷＳ
ｉエッチングのストッパーとなる。
【００５５】さらに、ポリシリコン層８０８は、ポリシ
リコン及び酸化膜に対して選択性の高い(選択比：シリ
コン＞酸化膜)ＲＩＥを用い、溝８０３以外の部分が除
去されることで、ＭＯＳＦＥＴのゲート電極８０５とさ
れている。このとき、ゲート絶縁膜８０４は、プラズマ
エッチングのストッパーとなる。
リコン及び酸化膜に対して選択性の高い(選択比：シリ
コン＞酸化膜)ＲＩＥを用い、溝８０３以外の部分が除
去されることで、ＭＯＳＦＥＴのゲート電極８０５とさ
れている。このとき、ゲート絶縁膜８０４は、プラズマ
エッチングのストッパーとなる。
【００５６】Ｎ型の電界緩和領域８０２上には、Ｐ型の
ベース領域８０６及びＮ型のソース領域８０７が形成さ
れている。Ｐ型のベース領域８０６は、基板表面からボ
ロンをイオン注入した後熱処理を行って形成されたもの
である。Ｎ型のソース領域８０７は、基板表面からヒ素
をイオン注入した後熱処理を行って形成されたものであ
る。
ベース領域８０６及びＮ型のソース領域８０７が形成さ
れている。Ｐ型のベース領域８０６は、基板表面からボ
ロンをイオン注入した後熱処理を行って形成されたもの
である。Ｎ型のソース領域８０７は、基板表面からヒ素
をイオン注入した後熱処理を行って形成されたものであ
る。
【００５７】Ｐ型のベース領域８０６及びＮ型のソース
領域８０７上には、層間絶縁膜８１２及びソース電極８
１３が形成されている。
領域８０７上には、層間絶縁膜８１２及びソース電極８
１３が形成されている。
【００５８】このように、第２の実施の形態では、ゲー
ト電極８０５を、ポリシリコンとＷＳｉの２層構造とし
たので、ゲート電極８０５を溝８０３内にのみ残してエ
ッチングする場合、製造工程上の制約が少なくなる。
ト電極８０５を、ポリシリコンとＷＳｉの２層構造とし
たので、ゲート電極８０５を溝８０３内にのみ残してエ
ッチングする場合、製造工程上の制約が少なくなる。
【００５９】このため、ゲート電極８０５と半導体基板
８０１の表面の段差は、従来のものと比べて約１／１０
程度に低減され、その分だけベース領域８０６とソース
領域８０７の拡散層をより浅く形成できる。これによ
り、ＭＯＳＦＥＴの寄生容量が大幅に低減されるので、
高速なスイッチング動作が可能となる。
８０１の表面の段差は、従来のものと比べて約１／１０
程度に低減され、その分だけベース領域８０６とソース
領域８０７の拡散層をより浅く形成できる。これによ
り、ＭＯＳＦＥＴの寄生容量が大幅に低減されるので、
高速なスイッチング動作が可能となる。
【００６０】なお、第２の実施の形態でも、Ｐチャネル
型に適用可能である。
型に適用可能である。
【００６１】
【発明の効果】以上の如く本発明に係る半導体装置及び
その製造方法によれば、半導体基板上の電界緩和領域及
びベース領域に形成される溝内のゲート電極を多層構造
とし、溝内のゲート電極の表面とベース領域の表面との
段差を５００Ａ以内とし、ソース領域及びベース領域の
拡散層が浅くなるようにしたので、トランジスタの寄生
容量を低減し、スイッチングスピードの高速化を図るこ
とができる。
その製造方法によれば、半導体基板上の電界緩和領域及
びベース領域に形成される溝内のゲート電極を多層構造
とし、溝内のゲート電極の表面とベース領域の表面との
段差を５００Ａ以内とし、ソース領域及びベース領域の
拡散層が浅くなるようにしたので、トランジスタの寄生
容量を低減し、スイッチングスピードの高速化を図るこ
とができる。
【図１】本発明の半導体装置の第１の実施の形態に係る
縦型ＭＯＳＦＥＴを示す断面図である。
縦型ＭＯＳＦＥＴを示す断面図である。
【図２】図１の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図３】図１の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図４】図１の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図５】図１の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図６】図１の半導体装置の製造方法を説明するための
断面図である。
断面図である。
【図７】本発明の半導体装置の第１の実施の形態に係る
縦型ＭＯＳＦＥＴを示す断面図である。
縦型ＭＯＳＦＥＴを示す断面図である。
【図８】従来の縦型ＭＯＳＦＥＴの一例を示す断面図で
ある。
ある。
【符号の説明】 １０１，８０１ 半導体基板 １０２，８０２ 電界緩和領域 １０３，８０３ 溝 １０４，８０４ ゲート絶縁膜 １０５，８０５ ゲート電極 １０６，８０６ ベース領域 １０７，８０７ ソース領域 １０８ 第１のポリシリコン層 １０９ 酸化膜 １１０ 第２のポリシリコン層 １１２，８１２ 層間絶縁膜 １１３，８１３ ソース電極 ８０８ ポリシリコン層 ８１０ ＷＳｉ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−258174（ＪＰ，Ａ) 特開 平５−335585（ＪＰ，Ａ) 特開 平９−23001（ＪＰ，Ａ) 特開 平９−45899（ＪＰ，Ａ) 特開 平２−91976（ＪＰ，Ａ) 特開 平４−145628（ＪＰ，Ａ) 特開 平６−53514（ＪＰ，Ａ) 特開 平５−33581（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (11)
- 【請求項１】 ドレイン電極となる半導体基板上に前記
ドレイン電極と同電位の電界緩和領域が設けられ、 前記電界緩和領域上には、前記電界緩和領域と反対の導
電型のベース領域及び電界緩和領域と同じ導電型のソー
ス領域が設けられ、 前記電界緩和領域、ベース領域及びソース領域には、溝
が形成され、 前記溝の内側には、ゲート絶縁膜が設けられ、 前記ゲート絶縁膜の内側には、第１のポリシリコン層、
酸化膜及び第２のポリシリコン層が順次外側から配列さ
れた３層構造からなるゲート電極が、このゲート電極
（第１のポリシリコン層）の表面と前記ベース領域の表
面との段差が５００Ａ以内で、かつ前記第１のポリシリ
コン層の表面が前記第２のポリシリコン層の表面より高
くなるように設けられ、 前記ゲート電極及びソース領域の間は、層間絶縁膜によ
って絶縁され、 前記ベース領域、ソース領域及び層間絶縁膜上には、ソ
ース電極が設けられてなることを特徴とする半導体装
置。 - 【請求項２】 ドレイン電極となる半導体基板上に前記
ドレイン電極と同電位の電界緩和領域が設けられ、 前記電界緩和領域上には、前記電界緩和領域と反対の導
電型のベース領域及び電界緩和領域と同じ導電型のソー
ス領域が設けられ、 前記電界緩和領域、ベース領域及びソース領域には、溝
が形成され、 前記溝の内側には、ゲート絶縁膜が設けられ、 前記ゲート絶縁膜の内側には、ポリシリコン及びタング
ステンシリサイド（ＷＳｉ）が順次外側から配列された
２層構造からなるゲート電極が、前記ポリシリコンの表
面が前記タングステンシリサイド（ＷＳｉ）層の表面よ
り高くなるように設けられ、 前記ゲート電極及びソース領域の間は、層間絶縁膜によ
って絶縁され、 前記ベース領域、ソース領域及び層間絶縁膜上には、ソ
ース電極が設けられてなることを特徴とする半導体装
置。 - 【請求項３】 前記溝内のゲート電極の表面と前記ベー
ス領域の表面との段差が５００Ａ以内であることを特徴
とする請求項２に記載の半導体装置。 - 【請求項４】 ドレイン電極となる半導体基板上に前記
ドレイン電極と同電位の電界緩和領域を形成する第１の
工程と、 前記電界緩和領域上に、前記電界緩和領域と反対の導電
型のベース領域を形成する第２の工程と、 前記電界緩和領域及びベース領域に、溝を形成する第３
の工程と、 前記溝の内側に、ゲート絶縁膜を形成する第４の工程
と、 前記ゲート絶縁膜の内側に、第１のポリシリコン層、酸
化膜及び第２のポリシリコン層が外側から配列された３
層構造からなるゲート電極を、このゲート電極（第１の
ポリシリコン層）の表面と前記ベース領域の表面との段
差が５００Ａ以内で、かつ前記第１のポリシリコン層の
表面が前記第２のポリシリコン層の表面より高くなるよ
うに形成する第５の工程と、 前記ベース領域に、前記電界緩和領域と同じ導電型のソ
ース領域を形成する第６の工程と、 前記ゲート電極及びソース領域の間に層間絶縁膜を形成
する第７の工程と、 前記ベース領域、ソース領域及び層間絶縁膜上に、ソー
ス電極を形成する第８の工程とを備えることを特徴とす
る半導体装置の製造方法。 - 【請求項５】 ドレイン電極となる半導体基板上に前記
ドレイン電極と同電位の電界緩和領域を形成する第１の
工程と、 前記電界緩和領域上に、前記電界緩和領域と反対の導電
型のベース領域を形成する第２の工程と、 前記電界緩和領域及びベース領域に、溝を形成する第３
の工程と、 前記溝の内側に、ゲート絶縁膜を形成する第４の工程
と、 前記ゲート絶縁膜の内側に、ポリシリコン及びタングス
テンシリサイド（ＷＳｉ）が順次外側から配列された２
層構造からなり、前記ポリシリコンの表面が前記タング
ステンシリサイド（ＷＳｉ）層の表面より高くなるよう
にゲート電極を形成する第５の工程と、 前記ベース領域に、前記電界緩和領域と同じ導電型のソ
ース領域を形成する第６の工程と、 前記ゲート電極及びソース領域の間に層間絶縁膜を形成
する第７の工程と、 前記ベース領域、ソース領域及び層間絶縁膜上に、ソー
ス電極を形成する第８の工程とを備えることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 前記第３〜第５の工程には、溝内のゲー
ト電極の表面と前記ベース領域の表面との段差が、５０
０Ａ以内となるようにエッチングする工程が含まれるこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 前記第１の工程には、前記電界緩和領域
をエピタキシャル成長させる工程が含まれ、 前記第３の工程には、フォトリソグラフィー技術を用い
て前記電界緩和領域の表面を選択的に異方性エッチング
する工程が含まれ、 前記第４の工程には、前記溝内のシリコン表面を酸化す
る工程が含まれ、 前記第５の工程には、 前記第１のポリシリコン層を、ＣＶＤにより堆積させる
工程と、 前記第１のポリシリコン層の表面を熱酸化する工程と、 前記第２のポリシリコン層を、ＣＶＤにより堆積させる
工程と、 ポリシリコン及び酸化膜に対し選択性の高い（選択比：
シリコン＞酸化膜）プラズマエッチングを用い、前記酸
化膜をストッパーとして、前記溝以外の第２のポリシリ
コン層をエッチングにより除去する工程と、 前記ポリシリコン及び酸化膜に対し選択性の高い（選択
比：酸化膜＞シリコン）エッチングを用い、前記第１の
ポリシリコン層をストッパーとして、前記溝以外の前記
酸化膜除去する工程と、 前記ポリシリコンと酸化膜の選択性の高い（選択比：シ
リコン＞酸化膜）プラズマエッチングを用い、前記ゲー
ト絶縁膜をストッパーとして、前記溝以外の第１のポリ
シリコン層を除去する工程とが含まれ、 前記第６の工程には、前記ベース領域上に対し、不純物
拡散を行う工程が含まれ、 前記第７の工程には、ＣＶＤにより絶縁物を堆積させる
工程が含まれ、 前記第８の工程には、 金属をスパッタ・蒸着により堆積させる工程と、 フォトリソグラフィー技術を用いて前記金属を選択的に
エッチングする工程とが含まれることを特徴とする請求
項４に記載の半導体装置の製造方法。 - 【請求項８】 前記第１の工程には、前記電界緩和領域
をエピタキシャル成長させる工程が含まれ、 前記第３の工程には、フォトリソグラフィー技術を用い
て前記電界緩和領域の表面を選択的に異方性エッチング
する工程が含まれ、 前記第４の工程には、前記溝内のシリコン表面を酸化す
る工程が含まれ、 前記第５の工程には、 前記ポリシリコン層を、減圧ＣＶＤにより１０００Ａの
厚さに堆積させる工程と、 前記タングステンシリサイド（ＷＳｉ）を、スパッタに
より前記ポリシリコン層上に堆積させる工程と、 前記ポリシリコン及び酸化膜に対して選択性の高い（選
択比：シリコン＞酸化膜）ＲＩＥを用い、前記ポリシリ
コン層の前記溝以外の部分を、前記ゲート絶縁膜をスト
ッパーとして除去する工程とが含まれ、 前記第６の工程には、前記ベース領域上に対し、不純物
拡散を行う工程が含まれ、 前記第７の工程には、ＣＶＤにより絶縁物を堆積させる
工程が含まれ、 前記第８の工程には、 金属をスパッタ・蒸着により堆積させる工程と、 フォトリソグラフィー技術を用いて前記金属を選択的に
エッチングする工程とが含まれることを特徴とする請求
項５に記載の半導体装置の製造方法。 - 【請求項９】 前記溝は、深さが１．０μｍ、幅が０．
５μｍであり、前記ゲート絶縁膜の膜厚は３００Ａであ
ることを特徴とする請求項２又は３に記載の半導体装
置。 - 【請求項１０】 前記第３〜第５の工程には、溝を、深
さが１．０μｍ、幅が０．５μｍで形成する工程と、ゲ
ート絶縁膜を３００Ａの膜厚で形成する工程とがさらに
含まれることを特徴とする請求項６に記載の半導体装置
の製造方法。 - 【請求項１１】 ドレイン電極となる半導体基板上に前
記ドレイン電極と同電位の電界緩和領域が設けられ、 前記電界緩和領域上には、前記電界緩和領域と反対の導
電型のベース領域及び電界緩和領域と同じ導電型のソー
ス領域が設けられ、 前記電界緩和領域、ベース領域及びソース領域には、溝
が形成され、 前記溝の内側には、ゲート絶縁膜が設けられ、 前記ゲート絶縁膜の内側には、多層構造からなるゲート
電極が、このゲート電極を構成する最外層の導電層の表
面と前記ベース領域の表面との段差が５００Ａ以内で、
かつ前記最外層の導電層の表面がそれより内側の導電層
の表面より高くなるように設けられ、 前記ゲート電極及びソース領域の間は、層間絶縁膜によ
って絶縁され、 前記ベース領域、ソース領域及び層間絶縁膜上には、ソ
ース電極が設けられてなることを特徴とする半導体装
置。
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|---|---|---|---|
| JP04224599A JP3264262B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置及びその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04224599A JP3264262B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000243952A JP2000243952A (ja) | 2000-09-08 |
| JP3264262B2 true JP3264262B2 (ja) | 2002-03-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04224599A Expired - Fee Related JP3264262B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置及びその製造方法 |
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| Country | Link |
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| JP (1) | JP3264262B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10319850B2 (en) | 2017-09-20 | 2019-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
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| US6861701B2 (en) * | 2003-03-05 | 2005-03-01 | Advanced Analogic Technologies, Inc. | Trench power MOSFET with planarized gate bus |
| US7781826B2 (en) * | 2006-11-16 | 2010-08-24 | Alpha & Omega Semiconductor, Ltd. | Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter |
| JP2007180310A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体装置 |
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| EP3032586A1 (en) * | 2014-12-10 | 2016-06-15 | Nxp B.V. | Semiconductor arrangement comprising a trench and method of manufacturing the same |
-
1999
- 1999-02-19 JP JP04224599A patent/JP3264262B2/ja not_active Expired - Fee Related
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| US10319850B2 (en) | 2017-09-20 | 2019-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
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