KR20010110768A - 반도체 디바이스 제조 방법 - Google Patents

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롤페스 요하네스 게라투스 알베르투스
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Abstract

게이트 유전체(26)에 의해 반도체 바디(1)의 표면(2)에 제공된 채널(13)로부터 절연된 게이트(28)를 갖는 트랜지스터가 그의 표면(2)에 제공된 제 1 도전성 타입의 반도체 바디(1)를 포함하는 반도체 디바이스를 제조하는 방법에 있어서, 리세스(16)를 갖는 유전체 층(14)을 포함하는 구조물이 상기 표면(2) 상에 제공되며, 상기 리세스(16)는 상기 반도체 바디(1)의 표면(2)에 제공된 제 2 도전성 타입의 소스 존(11,9) 및 드레인 존(12,9)에 정렬되며 상기 반도체 바디(1)의 표면(2)에 실질적으로 수직으로 연장된 측벽(17)을 가진다. 상기 리세스(16) 내에 제 1 서브 층(18)의 상부 상의 제 2 서브 층(19)으로 구성된 이중 층(20)이 피복되며, 상기 제 2 서브 층(19)은 상기 제 1 서브 층(18)이 노출될 때까지 그의 두께의 일부가 제거되며, 상기 제 1 서브 층(18)은 상기 제 2 서브 층(19) 및 상기 리세스(16)의 측벽(17)에 대해 소정의 깊이까지 선택적으로 에칭되어, 상기 반도체 바디(1)의 표면(2)에 실질적으로 수직으로 연장된 트랜치(21)를 형성한다. 상기 트랜치(21)를 통해 제 1 도전성 타입의 불순물이 상기 반도체 바디(1)로 도입되어, 포켓 주입 부분(pocket implants)(22)을 형성한다.

Description

반도체 디바이스 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
이러한 방법은 US-A-5,534,447에 알려져 있다. 이 알려진 방법에서 개구가 제공된 가령 실리콘 산화물의 차폐 층(a shielding layer)이 제 1 도전성 타입의 반도체 바디의 표면으로 사용되며, 상기 개구는 트랜지스터의 채널을 규정하는 측벽을 갖는다. 개구의 측벽에는 가령 실리콘 질화물의 측벽 스페이서가 제공된다. 측벽 스페이서에 의해 한정되는 반도체 바디의 표면에는 게이트 유전체가 제공되며, 트랜지스터의 게이트를 제공하는 가령 폴리실리콘의 도전성 층이 상기 게이트 유전체로 사용된다. 다음에, 측벽 스페이서가 제거되어, 게이트 및 차폐 층에 의해 한정되는 트랜치를 형성하며, 상기 트랜치를 통해 제 1 도전성 타입 및 이와 반대 타입의 제 2 도전성 타입의 불순물들이 반도체 바디에 도입된다. 차폐 층이 제거되고, 반도체 바디의 표면에 제 2 도전성 타입의 소스 존 및 드레인 존이 제공된다.
이런 방법의 단점은 트랜치를 통해 불순물을 주입하는 것이 소스 존 및 드레인 존의 형성 이전에 일어난다는 것이다. 소스 존 및 드레인 존의 형성은 약 1000℃의 높은 온도로의 고온 어닐링과 관련되기 때문에, 이전의 트랜치를 통해 도입된 불순물이 반대로 재분배되어, 트랜지스터의 성능에 역효과를 준다.
발명의 개요
특히 본 발명의 목적은 프로세스의 이후의 단계에서는 이전에 국부적으로 도입된 불순물이 반대로 재분배되지 않게 하면서 트랜치를 통해 불순물을 반도체 바디로 국부적으로 도입하게 하는데 있다.
본 발명에 따르면, 본 발명은 다음과 같이 성취된다. 리세스(a recess)를 갖는 유전체 층을 포함하는 구조물이 표면 상에 제공되며, 상기 리세스는 반도체 바디의 표면에 제공된 제 2 도전성 타입의 소스 존 및 드레인 존에 정렬되며 반도체 바디의 표면에 실질적으로 수직으로 연장된 측벽을 갖으며, 상기 리세스 내에 제 1 서브 층의 상부 상의 제 2 서브 층으로 구성된 이중 층이 피복되며, 상기 제 2 서브 층은 상기 제 1 서브 층이 노출될 때까지 그의 두께의 일부가 제거되며, 제 1 서브 층은 제 2 서브 층 및 리세스의 측벽에 대해 소정의 깊이까지 선택적으로 제거되며, 이로써 반도체 바디의 표면에 실질적으로 수직으로 연장된 트랜치를 형성하게 되며, 상기 트랜치를 통해 제 1 도전성 타입의 불순물이 반도체 바디의 표면으로 도입되고, 이로써 포켓 주입(pocket implants)을 형성한다.
본 발명에 따른 상술된 방법은 트랜치를 통해 반도체 바디로 국부적으로 도입된 불순물이 소스 존 및 드레인 존의 형성과 관련된 고온 어닐링에 노출되지 않도록 하게 한다. 이러한 방식으로, 국부적으로 도입된 불순물의 재분배가 방지된다.
소스 및 드레인 존에 정렬된 리세스를 갖는 유전체 층을 포함하는 구조물은 반도체 바디의 표면에 소스 존 및 드레인 존을 제공하고 이후에 그것에 소스 존 및 드레인 존에 정렬된 리세스를 갖는 유전체를 제공함으로써 성취된다. 분명히, 리세스가 소스 존 및 드레인 존에 정렬되는 것을 보장하기 위해 높은 정확성이 필요하다. 그러므로, 본 발명에 따른 방법의 바람직한 실시예는, 상기 구조물을 제공하기 위해, 패터닝된 층이 계획된 게이트의 지역에 피복되며, 제 2 도전성 타입의 소스 및 드레인 존이 마스크로 패터닝된 층을 사용하여 반도체 바디 내에 형성되며, 이 후에 유전체 층이 패터닝된 층 옆에 있는 유전체 층의 두께가 패터닝된 층의 높이보다 실질적으로 같거나 크도록 제공되며, 상기 유전체 층은 패터닝된 층이 노출될 때까지 물질 제거 처리에 의해 그의 두께의 일부가 제거되며, 이 후에 패터닝된 층이 제거되며, 리세스가 소스 및 드레인 존에 정렬되도록 제공된다는 특징을 가지고 있다. 이러한 방식으로, 리세스는 소스 존 및 드레인 존에 대해 자기 정렬 방식으로 제공된다.
본 발명에 따른 방법의 다른 유익한 실시예는 다른 종속 항에서 기술된다.
본 발명의 이러한 측면 및 다른 측면은 이후에 기술되며 도면에서 도시될 실시예를 참조하여 자명하게 설명될 것이다.
본 발명은 게이트 유전체에 의해 반도체 바디의 표면에 제공된 채널로부터 분리된 게이트를 갖는 트랜지스터가 그의 표면에 제공된 제 1 도전성 타입의 반도체 바디를 포함하는 반도체 디바이스를 제조하는 방법에 관한 것이다.
도 1 내지 13은 본 발명에 따른 제 1 실시예를 사용하는, 반도체 디바이스의 제조의 연속적인 단계를 나타내는 단면도,
도 14 내지 20은 본 발명에 따른 제 2 실시예를 사용하는, 반도체 디바이스의 제조의 연속적인 단계를 나타내는 단면도.
본 발명이 이후부터 MOS 트랜지스터를 기초로 하여 설명되지만, 본 발명은 플로팅 게이트 트랜지스터로 지칭되는 플로팅 게이트를 갖는 MOS 트랜지스터 및 그 자체로 알려진 CMOS 및 BICMOS 직접 회로의 제조에서도 유익하게 적용될 수 있다는 것을 본 발명의 당업자는 잘 알 것이다.
도 1 내지 13은 본 발명에 따른 제 1 실시예를 사용하는, 반도체 디바이스의 제조의 연속적인 단계를 도시한 단면도이다.
도 1에서, 프로세스가 본 실시예에서는 가령 1.1015cm-3의 가령 p 타입 도전성의 실리콘 바디인 제 1 도전성 타입의 약 도핑된(low-doped) 반도체 바디(1)와 함께 시작된다. 반도체 바디(1)는 반도체 바디(1) 내에서 적어도 부분적으로 리세스되며 본 실시예에서는 n 채널 MOS 트랜지스터인 트랜지스터가 제조될 활성영역(4)을 규정하는 비교적 두꺼운 산화물 필드 절연 영역(3)이 반도체 바디의 표면(2)에서 제공된다. 두꺼운 산화물 절연 영역(3)은 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation)에 의해 통상의 방식으로 형성된다. 이후에, 반도체 바디(1)의 표면(2)에 프로세스의 이 후의 단계에서 제공될 게이트 지역 즉 계획된 게이트 지역에서 패터닝된 층(8)에 의해 피복되는 가령 실리콘 산화물로 구성된 층(5)이 제공된다. 이 실시예에서, 패터닝된 층(8)은 인 또는 가능하게는 붕소와 같은 도펀트로 도핑될 수 있는 가령 다결정 실리콘의 제 1 서브 층(6)과, 이 제 1 서브 층의 상부 상의 가령 실리콘 질화물로 구성된 제 2 서브 층(7)으로 구성된 이중 층을 증착하고, 가령 통상적인 리소그래피 방법으로 이중 층을 패터닝함으로써 얻게된다. 실리콘 질화물 대신, 가령 알루미늄 산화물과 같은 임의의 다른 적당한 물질 또는 이 물질 들의 조합이 사용될 수 있다. 다결정 실리콘 대신, 비정질 실리콘 또는 다결정 SixGe1-x(x는 0 과 1 사이에 있는 실리콘의 분율을 나타냄)이 사용될 수 있다. 패터닝된 층은 다결정 실리콘, 비정질 실리콘 또는 다결정 SixGe1-x또는 실리콘 질화물 또는 알루미늄 산화물과 같은 임의의 다른 적당한 내화성 물질로 구성된 단일 층이 될 수 있다. 또한, 반도체 바디를 오염 및/또는 에칭으로부터 방지하기 위해 유리하게 피복되었던 층(5)의 존재는 필요없게 된다. 패터닝된 층(8)을 피복한 후에, 본 실시예에서는 n 타입 도전성인 제 2 반대 도전성 타입의 소스 및 드레인 연장 부분(9)이 마스크로 산화물 필드 절연 영역(3)과 함께 패터닝된 층(8)을 사용하는 가령 인 또는 비소의 비교적 낮은도즈량의 자기 정렬 이온 주입에 의해 패터닝된 층(8)의 반대편 상에 형성된다.
이후에, 패터닝된 층(8)에 가령 잘 알려진 방식으로 실리콘 산화물 층의 증착 및 이방성 에칭백에 의해 측벽 스페이서(10)가 제공된다(도 2). 측벽 스페이서(10)의 형성 후에, 본 실시예에서는 n 타입 도전성인 제 2 도전성 타입의 강 도핑된 소스 존(11) 및 드레인 존(12)이 마스크로 패터닝된 층(8) 및 측벽 스페이서(10)과 함께 산화물 필드 절연 영역(3)을 사용하는 가령 인 또는 비소의 높은 도즈량의 자기 정렬 이온 주입에 의해 측벽 스페이서(10)의 반대 편 상에 형성된다. 소스 존(11) 및 드레인 존(12)의 이온 주입은 주입된 불순물(the as-implanted impurities)을 활성화시키며 반도체 바디(1) 내의 격자에서의 주입 손상을 회복시키기 위해 약 1000℃의 고온에서 어닐링함으로써 성취된다. 채널(13)이 반도체 바디(1)의 표면(2)에 제공되며, 상기 채널(13)은 연장된 소스 존(11,9) 및 연장된 드레인 존(12,9) 간에 연장된다.
도 3을 참조하면, 본 실시예에서는 실리콘 산화물로 구성된 비교적 두꺼운 유전체 층(14)은 패터닝된 층(8) 옆에 있는 유전체 층(14)의 두께가 패터닝된 층(8)의 높이보다 실질적으로 크거나 같도록 피복된다. 명백하게, PSG(phosphosilicate glass) 또는 BPSG(boronphosphosilicate glass)와 같은 다른 적당한 전기적 절연 물질이 사용될 수 있다.
이후에, 유전체 층(14)이 패터닝된 층(8)이 노출될 때까지 그의 두께의 일부가 제거된다(도 4). 이는 가령 상업적으로 입수가능한 슬러리를 사용하는 화학적 기계적 폴리싱(CMP)에 의해 성취될 수 있다. 이러한 물질 제거 작업 동안, 본 실시예에서는 실리콘 질화물로 구성된 제 2 서브 층(7)은 정지 층(a stopping layer)으로 작용할 것이다.
도 5를 참조하면, 제 2 서브 층(7) 및 제 1 서브 층(6)은 두 개별 에칭 단계로 제거된다. 본 실시예에서는 실리콘 질화물로 구성된 제 2 서브 층(7)은 가령 고온 인산 및 황산의 혼합물을 사용하는 습식 에칭에 의해 선택적으로 제거될 수 있다. 본 실시예에서는 다결정 실리콘으로 구성된 제 1 서브 층(6)은 가령 고온 KOH 용액을 사용하는 습식 에칭 또는 가령 HBr/Cl2의 플라즈마 에칭에 의해 선택적으로 제거될 수 있다. 본 실시예에서는 실리콘 산화물로 구성된 층(5)은 반도체 바디를 오염 및/또는 에칭으로부터 방지하기 위해 그 자리에서 유지된다. 그러나, 그것은 HF를 사용하는 딥-에칭(dip-etching)에 의해 제거될 수 있다.
다음 단계(도 6)에서, 본 실시예에서는 다결정 실리콘으로 구성된 추가 층(15)이 통상적인 방식으로 피복된다. 이렇게 하여, 연장된 소스 존(11,9) 및 연장된 드레인 존(12,9)에 정렬되며 반도체 바디(1)의 표면(2)에 실질적으로 수직으로 연장된 측벽(17)을 갖는 리세스(16)가 형성된다. 그러므로, 리세스(16)의 측벽(17)에 추가 층(15)에 의해 제공된다.
도 7를 참조하면, 제 1 서브 층(18) 및 이 제 1 서브 층 상의 제 2 서브 층(19)으로 구성된 이중 층(20)이 통상적인 방식으로 피복된다. 본 실시예에서는, 본 실시예에서는, 제 1 서브 층(18)은 다결정 실리콘 게르마늄 합금 SixGe1-x(x는 0 과 1 사이에 있는 실리콘의 분율을 나타냄)으로 구성되며, 제 2 서브 층(19)은 다결정 실리콘으로 구성된다.
추가 층(15) 및 제 1 서브 층(18) 및 제 2 서브 층(19)의 물질은 제 1 서브층(18)이 추가 층(15) 뿐만 아니라 제 2 서브 층(19)에 대해서도 선택적으로 에칭될 수 있도록 선택된다. 상술한 물질 대신에 다른 물질이 또한 사용될 수 있다. 가령, 추가 층(15) 및 제 2 서브 층(19)은 알루미늄으로 구성될 수 있으며, 제 1 서브 층(18)은 가령 실리콘 질화물로 구성될 수 있다. 추가 층(15) 및 제 2 서브 층(19)은 동일한 물질은 꼭 동일한 물질로 구성될 필요가 없다.
다음 단계(도 8)에서, 제 2 서브 층(19)이 제 1 서브 층(18)이 노출될 때까지 무마스크 프로세스로 그의 두께의 일부가 제거된다. 다음에, 제 1 서브 층(18) 및 추가 층(15)은 무마스크 프로세스로 제거되어, 유전체 층(14)을 노출시킨다. 이러한 층 중 임의의 것도 마스크 없이 가령 상업적으로 입수가능한 슬러리를 사용하는 기계적 화학적 폴리싱(CMP)에 의해 제거될 수 있다. 그러나, 프로세스의 본 단계에서는, 제 1 서브 층(18) 및 추가 층(15)의 무마스크 제거는 필요하지 않으며, 다음 단계에서 수행될 것이다.
도 9를 참조하면, 본 실시예에서는 다결정 실리콘 게르마늄 합금 SixGe1-x으로 구성된 제 1 서브 층(18)이 본 실시예에서는 둘 모두가 다결정 실리콘으로 구성된 제 2 서브 층(19) 및 추가 층(15)에 대해 선택적으로 에칭될 수 있다. 이는 가령 HBr/HCl 혼합물를 사용하는 이방성 플라즈마 에칭에 의해, 또는 가령 35:20:10의 비율의 HNO3:H2O:dHF(0.08%HF) 혼합물을 사용하는 습식 에칭에 의해 성취될 수 있다. 제 1 서브 층(18)을 소정의 깊이까지 선택적으로 에칭함으로써, 반도체 바디(1)의 표면(2)에 실질적으로 수직으로 연장된 트랜치(21)가 형성된다. 다음 단계에서, 가령 붕소 및 인듐과 같은 p 타입 불순물을 트랜치(21)를 통해 자기 정렬(a self-registered way) 방식으로 반도체 바디(1)에 도입함으로써 본 실시예에서는 p 타입 도전성인 제 1 전도성 타입의 포켓 주입 부분(22)이 반도체 바디(1)에 제공된다. p 타입 불순물의 도입은 화살표(23)로 도시된 이온 주입에 의해 유리하게 성취될 수 있으며, 상기 이온 주입은 주입된 불순물(the as-implanted impurities)을 활성화시키기 위해 급속 열적 어닐링(RTA) 처리를 가령 900℃에서 가령 약 10 초 동안 수행함으로써 성취된다. 이 경우에, 붕소는 약 7 내지 150 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있으며, 인듐은 약 2 내지 20 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있다. 안티몬(Sb) 또는 비소(As)가 동일한 이유로 p 채널 MOS 트랜지스터에서 주입될 수 있음을 본 당업자는 잘 알 것이다. 가령, 안티몬은 약 6.5 내지 155 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있으며, 비소는 약 6 내지 110 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있다. 반도체 바디(1)의 결정 방향 및 면을 따라 불순물의 추가 채널링을 허용하기 위해, 이온 주입은 반도체 바디(1)의 표면(2)에 실질적으로 수직인 방향으로 유리하게 실행된다.
소스 존(11) 및 드레인 존(12)의 형성 및 이에 따른 소스 존 및 드레인 존의 형성과 관련된 고온 어닐링 후에 불순물이 트랜치(21)를 통해 반도체 바디(1)로 도입된다. 이로써, 트랜치를 통해 도입된 불순물의 재분배는 일어나지 않게 된다.
도 10을 참조하면, 이중 층(20) 및 추가 층(15)이 제거된다. 추가 층(15)의 제거가 등방성으로 실행된다면, 추가 층(15)의 제거가 리프트-오프(lift-off)에 의해 또한 제 1 서브 층(18) 및 제 2 서브 층(19)의 이중 층(20)을 제거하기에도 충분하다. 본 실시예에서는 다결정 실리콘으로 구성된 추가 층(15)은 가령 고온 KOH 용액을 사용하는 습식 에칭에 의해, 또한 가령 CF4/He/O2혼합물을 사용하는 플라즈마 에칭에 의해 제거될 수 있다. 그러나, 본 실시예에서는 추가 층(15)과 제 2 서브 층(19)가 동일한 물질로 구성되기 때문에, 제 2 서브 층(19)은 추가 층(15)과 동시에 에칭된다. 위에서 설명한 방식으로, 다른 리세스(24)가 유전체 층(14) 내에 형성된다. 본 실시예에서는 실리콘 산화물로 구성된 층(5)은 그 자리에서 유지되어서 트랜지스터의 게이트 유전체를 제공한다. 그러나, 층(5)은 오염될 수 있기 때문에, 그것을 제거하거나 새로운 절연 층으로 대체하는 것이 필요하다.
도 11에서 도시된 바처럼, 절연 층(25)이 피복되어, 트랜지스터의 게이트 유전체(26)를 형성한다. 절연 층(25)은 실리콘 산화물로 구성되나, 유전체 물질은 실리콘 산화물보다 높은 유전 상수를 가져야 하므로 가령 탄탈륨 산화물, 알루미늄 산화물 또는 실리콘 질화물이 보다 바람직하다. 실리콘 산화물이 게이트 유전체(26)로 피복된다면, 그것은 화학 기상 증착 및 실리콘의 열적 산화에 의해성취된다. 고 유전 상수 물질인 탄탈륨 산화물, 알루미늄 산화물, 실리콘 질화물은 가령 화학 기상 증착(CVD)에 의해 피복될 수 있다.
도 12를 참조하면, 도전성 층(27)이 통상적인 방식으로 피복되어, 다른 리세스(24)를 게이트 물질로 충진한다. 다결정 실리콘 또는 가능하게는 비정질 실리콘 또는 SixGe1-x가 사용될 수 있지만, 도전성 층(27)은 유리하게는 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 이들의 조합을 포함한다. 도전성 층(27)은 유리하게는 접착 층 및/또는 장벽 층으로 기능하는 층 및 이 층 상부 상의 알루미늄, 텅스텐, 구리 또는 몰리브덴 또는 금속의 조합으로 구성된 이중 층으로 피복된다. 이 경우에 Ti가 접착 층으로 피복되며, TiN 및 TiW 가 장벽 층으로 피복된다.
다음 단계(도 13)에서, 도전성 층(27)은 트랜지스터의 게이트(28)의 형상으로 형성된다. 이는 가령 오버사이즈된 마스크(an oversized mask)를 사용하여 에칭함으로써 성취된다. 이 경우에, 게이트(28)의 도전성 물질은 절연 층(25)으로 코팅된 유전체 층(14) 상에 걸쳐 도 10에서 도시된 다른 리세스(24) 너머까지 연장된다. 그러나, 절연층(25)이 노출될 때까지 무마스크 프로세스로 도전성 층(27)을 제거하는 것이 유리하며, 이로써 유전체 층(14) 내에 리세스된 게이트(28)를 형성하게 된다. 도 13의 결과적인 구조물을 생성하는 절연층(25)의 추가적인 무마스크 제거는 필요하지 않으나, 절연 층(25)이 고 유전 상수 물질을 포함한다면 유익할 수 있다. 도전성 층(27) 또는 도전성 층(27) 및 절연층(25) 모두의 무마스크 제거는 가령 상업적으로 입수가능한 슬러리를 사용하는 화학적 기계적 폴리싱(CMP)에 의해 성취될 수 있다.
마지막으로, 반도체 디바이스는 산화물 증착, 하나 또는 그 이상의 금속 층을 갖는 컨택트 규정 및 금속화를 위한 통상적인 CMOS 프로세스 흐름 단계(도시되지 않음)에 의해 완성될 수 있다.
도 14 내지 20은 본 발명에 따른 방법의 제 2 실시예를 사용하는, 반도체 디바이스의 제조의 연속적인 단계의 단면도이다.
도 14에서 도시된 상황은 본 실시예에서는 p 채널 MOS 트랜지스터가 n 채널 MOS 트랜지스터 대신 제조된다는 점을 제외하면 도 1 내지 5를 참조하여 기술된 것과 유사한 프로세스를 실행함으로써 획득될 수 있다. 그러므로, 본 실시예에서는 가령 1.1015cm-3의 가령 n 타입 도전성 실리콘 바디인 제 1 도전성 타입의 약 도핑된 반도체 바디(1)의 표면(2)에 본 실시예에서는 p 타입 도전성인 제 2 반대 도전성 타입의 연장된 소스 존(11,9) 및 연장된 드레인 존(12,9)이 제공된다. 가령 실리콘 산화물로 구성된 층(5)은 트랜지스터의 게이트 유전체(26)를 제공하기 위해 본 실시예에서는 그 자리에서 유지된다(도 14). 이와 달리, 프로세스의 이 단계에서, 층(5)은 HF를 사용하는 딥-에칭에 의해 제거될 수 있으며 또한 트랜지스터의 게이트 유전체를 제공하는 새로운 절연 층으로 대체될 수 있다. 도 14는 연장된 소스 존(11,9) 및 연장된 드레인 존(12,9)에 정렬되며 반도페 바디(1)의 표면(2)에 실질적으로 수직으로 연장된 측벽(17)을 갖는 리세스(16)를 도시한다. 리세스(16)이 측벽(17)은 측벽 스페이서(10)에 의해 제공된다.
도 15를 참조하면, 제 1 서브 층(18) 상의 제 2 서브 층(19)으로 구성된 이중 층(20)이 통상적인 방식으로 피복된다. 본 실시예에서, 제 1 서브 층(18)은 다결정 실리콘 게르마늄 합금 SixGe1-x(여기서 x는 0 과 1 사이에 있는 실리콘의 분율을 나타냄)으로 구성되며, 제 2 서브 층(19)은 다결정 실리콘으로 구성된다.
제 1 서브 층(18) 및 제 2 서브 층(19) 및 측벽 스페이서(10)의 물질은 제 1 서브 층(18)이 본 실시예에서는 실리콘 산화물로 구성된 제 2 서브 층(19) 및 측벽 스페이서(10)에 대해 선택적으로 에칭될 수 있도록 선택된다. 다른 물질의 조합도 또한 가능하다. 가령, 제 2 서브 층(19)은 실리콘 질화물로, 측벽 스페이서(10)는 실리콘 산화물로 구성될 수 있는 반면, 제 1 서브 층(18)은 알루미늄으로 구성될 수 있다.
다음 단계(도 16)에서, 제 2 서브 층(19)이 제 1 서브 층(18)이 노출될 때까지 무마스크 프로세스로 그의 두께의 일부가 제거되며, 또한 제 1 서브 층(18)도 무마스크 프로세스로 제거되어 유전체 층(14)을 노출시킨다. 이러한 층들의 무마스크 제거는 가령 상업적으로 입수가능한 슬러리를 사용하는 CMP 에 의해 성취될 수 있다. 그러나, 제 1 서브 층(18)의 무마스크 제거는 프로세스의 이 단계에서는 필요하지 않고, 프로세스의 다음 단계(도 17)에서 제거될 것이다.
도 17를 참조하면, 본 실시예에서는 본 실시예에서는 다결정 실리콘 게르마늄 합금 SixGe1-x으로 구성된 제 1 서브 층(18)은 본 실시예에서는 다결정 실리콘으로 구성된 제 2 서브 층(19) 및 본 실시예에서는 실리콘 산화물로 구성된 측벽 스페이서(10)에 대해 선택적으로 에칭될 수 있다. 이는 가령 HBr/HCl 혼합물을 사용하는 이방성 플라즈마 에칭에 의해, 또는 가령 35:20:10의 비율의 HNO3:H2O:dHF(0.08%HF) 혼합물을 사용하는 습식 에칭에 의해 성취될 수 있다. 제 1 서브 층(18)을 소정의 깊이까지 선택적으로 에칭함으로써, 반도체 바디(1)의 표면(2)에 실질적으로 수직으로 연장된 트랜치(21)가 형성된다. 다음 단계에서, 가령 안티몬(Sb) 또는 비소(As)와 같은 n 타입 불순물을 트랜치(21)를 통해 자기 정렬(a self-registered way) 방식으로 반도체 바디(1)에 도입함으로써 본 실시예에서는 n 타입 도전성인 제 1 전도성 타입의 포켓 주입 부분(22)이 반도체 바디(1)에 제공된다. n 타입 불순물의 도입은 화살표(23)으로 도시된 이온 주입에 의해 유리하게 성취될 수 있으며, 상기 이온 주입은 주입된 불순물(the as-implanted impurities)을 활성화시키기 위해 급속 열적 어닐링(RTA) 처리를 가령 900℃에서 가령 약 10 초 동안 수행함으로써 성취된다. 이 경우에, 안티몬은 약 6.5 내지 155 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있으며, 비소는 약 6 내지 110 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있다. 붕소 또는 인듐이 동일한 이유로 p 채널 MOS 트랜지스터에서 주입될 수 있음을 본 당업자는 잘 알 것이다. 가령, 붕소는 약 2 내지 20 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있으며, 인듐은 약 7 내지150 keV 의 범위의 에너지 및 약 5.1013원자/cm2도즈량으로 주입될 수 있다. 반도체 바디(1)의 결정 방향 및 면을 따라 불순물의 추가 채널링을 허용하기 위해, 이온 주입은 반도체 바디(1)의 표면(2)에 실질적으로 수직인 방향으로 유리하게 실행된다.
소스 존(11) 및 드레인 존(12)의 형성 및 이에 따른 소스 존 및 드레인 존의 형성과 관련된 고온 어닐링 후에 불순물이 트랜치(21)를 통해 반도체 바디(1)로 도입된다. 이로써, 트랜치를 통해 도입된 불순물의 재분배는 일어나지 않게 된다.
도 18을 참조하면, 본 실시예에서는 다결정 실리콘으로 구성된 제 2 서브 층(19)이 제거된다. 제 1 서브 층(19)의 선택적 제거는 가령 고온 KOH 용액을 사용하는 습식 에칭에 의해, 또한 가령 CF4/He/O2혼합물을 사용하는 플라즈마 에칭에 의해 제거될 수 있다. 이러한 방식으로, 다른 리세스(24)가 유전체 층(14) 내에 형성된다.
도 19를 참조하면, 도전성 층(27)이 통상적인 방식으로 피복되어, 다른 리세스(24)를 게이트 물질로 충진한다. 다결정 실리콘 또는 가능하게는 비정질 실리콘 또는 SixGe1-x가 사용될 수 있지만, 도전성 층(27)은 유리하게는 알루미늄, 텅스텐, 구리 또는 몰리브덴과 같은 금속 또는 이들의 조합을 포함한다. 도전성 층(27)은 유리하게는 접착 층 및/또는 장벽 층으로 기능하는 층 및 이 층 상부 상의 알루미늄, 텅스텐, 구리 또는 몰리브덴 또는 금속의 조합으로 구성된 이중 층으로 피복된다. 이 경우에, Ti가 접착 층으로 피복되며, TiN 및 TiW 가 장벽 층으로피복된다.
다음 단계(도 20)에서, 도전성 층(27)의 형상이 형성된다. 이는 가령 오버사이즈된 마스크(an oversized mask)를 사용하여 에칭함으로써 성취된다. 이 경우에, 도전성 층(27)은 유전체 층(14) 상에 걸쳐 도 18에서 도시된 다른 리세스(24) 너머까지 연장된다. 그러나, 절연층(25)이 노출될 때까지 무마스크 프로세스로 도전성 층(27)을 제거하는 것이 유리하다. 이는 가령 상업적으로 입수가능한 슬러리를 사용하는 CMP 에 의해 성취될 수 있다. 제 1 서브 층(18) 및 도전성 층(27)은 함께 유전체 층(14) 내에 리세스된 트랜지스터의 게이트(28)를 제공한다.
마지막으로, 반도체 디바이스는 산화물 증착, 하나 또는 그 이상의 금속 층을 갖는 컨택트 규정 및 금속화를 위한 통상적인 CMOS 프로세스 흐름 단계(도시되지 않음)에 의해 완성될 수 있다.
상술된 실시예들은 특히 IEDM 97(1997) pp.821-824에서 공개된 Chatterjee 등의 논문 "Sub-100nm gate length metal gate NMOS transistors farbricated by a replacement gate process" 에서 기술된 이른바 대체 게이트 프로세스(replacement gate process)에 기초한다.
본 발명은 상술된 실시예에 한정되는 것이 아니며, 본 발명의 범주 내에서 많은 변경이 본 기술의 당업자에게 가능하다.
본 실시예와는 달리, 추가 층이 절연 층으로서 반도체 바디의 표면 상으로 직접 피복될 수 있으며, 이렇게 하여 이 절연 층은 트랜지스터의 게이트의 유전체를 제공한다. 추가 층은 게이트 유전체 물질로 사용될 수 있는 물질로 구성되며, 이 추가 층에 대해 제 1 서브 층이 선택적으로 제거될 수 있다. 마찬가지로, 추가층이 존재하지 않을 시에, 제 1 서브 층이 절연 층으로서 반도체 바디 상에 집적 피복될 수 있으며, 이렇게 하여 이 절연 층은 트랜지스터의 게이트이 유전체를 제공한다. 제 1 서브 층은 게이트 유전체 물질로 사용될 수 있으며 제 2 서브 층 및 측벽 스페이서에 대해 선택적으로 제거될 수 있는 물질로 구성된다.
포켓 주입 부분의 형성 후에, 추가 층, 제 1 서브 층 및 제 2 서브 층(잔여 부분)은 적당한 물질이 이들 층에 대해 사용된다면 함께 트랜지스터의 게이트를 제공하기 위해 그 자리에서 유지될 수 있다. 마찬가지로, 추가 층의 부재 시에, 제 1 서브 층 및 제 2 서브 층(잔여 부분)이 함께 트랜지스터의 게이트를 제공하기 위해 그 자리에 유지될 수 있다.
트랜지스터의 소스 존 및 드레인 존은 연장되는 것 없이 선택사양적으로 주입될 수 있다. 상술된 실시예에서, 활성 영역은 최초의 반도체 바디의 표면 영역에 의해 형성된다. 이와 달리, 활성 영역은 n 채널 또는 p 채널 트랜지스터를 제공하기에 적당한 도핑 농도로 그의 표면에 인접하는 영역에 최초의 반도체 바디를 국부적으로 도핑함으로써 성취될 수 있는 통상적인 p 또는 n 웰(well)이 될 수도 있다.

Claims (16)

  1. 게이트 유전체에 의해 반도체 바디의 표면에 제공된 채널로부터 절연된 게이트를 갖는 트랜지스터가 그의 표면에 제공된 제 1 도전성 타입의 반도체 바디를 포함하는 반도체 디바이스를 제조하는 방법에 있어서,
    리세스를 갖는 유전체 층을 포함하는 구조물이 상기 표면 상에 제공되며,
    상기 리세스는 상기 반도체 바디의 표면에 제공된 제 2 도전성 타입의 소스 존 및 드레인 존에 정렬되며 상기 반도체 바디(1)의 표면(2)에 실질적으로 수직으로 연장된 측벽(17)을 가지며,
    상기 리세스 내에 제 1 서브 층의 상부 상의 제 2 서브 층으로 구성된 이중 층이 피복되며,
    상기 제 2 서브 층은 상기 제 1 서브 층이 노출될 때까지 그의 두께의 일부가 제거되며,
    상기 제 1 서브 층은 상기 제 2 서브 층 및 상기 리세스의 측벽에 대해 소정의 깊이까지 선택적으로 에칭되어,
    상기 반도체 바디의 표면에 실질적으로 수직으로 연장된 트랜치를 형성하여,
    상기 트랜치를 통해 제 1 도전성 타입의 불순물이 상기 반도체 바디로 도입되어,
    포켓 주입 부분(pocket implants)을 형성하는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 포켓 주입 부분의 형성 후에, 적어도 상기 제 2 서브 층은 제거되며, 이로써 다른 리세스를 제공하고, 상기 다른 리세스를 게이트 물질로 충진하는 도전성 층이 피복되는 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 구조물을 제공하기 위해, 패터닝된 층이 상기 계획된 게이트의 구역에 피복되며, 상기 제 2 도전성 타입의 소스 존 및 드레인 존이 상기 패터닝된 층을 마스크로 사용하여 상기 반도체 바디 내에 형성되며, 이 후에 상기 유전체 층은 상기 패터닝된 층 옆에 있는 그의 두께가 상기 패터닝된 층의 높이보다 실질적으로 크거나 같도록 제공되며, 상기 유전체 층은 상기 패터닝된 층이 노출될 때까지 물질 제거 처리에 의해 그의 두께의 일부가 제거되며, 이 후에 상기 패터닝된 층이 제거되며, 상기 리세스는 상기 소스 존 및 드레인 존에 정렬되도록 제공되는
    반도체 디바이스 제조 방법.
  4. 제 2 항 또는 3 항에 있어서,
    상기 포켓 주입 부분의 형성 후에, 적어도 상기 제 1 서브 층의 일부는 원래그대로 남겨지면서 상기 제 2 서브 층이 제거되며, 상기 도전성 층은 상기 제 1 서브 층의 잔여 부분 상에 피복되는
    반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 트랜지스터는 p 채널 트랜지스터가 상기 반도체 바디의 표면에 사용되며, 실리콘 게르마늄 합금이 상기 제 1 서브 층으로 사용되는
    반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    실리콘 산화물이 상기 유전체로 사용되며, 실리콘이 상기 제 2 서브 층으로 사용되는
    반도체 디바이스 제조 방법.
  7. 제 3 항에 있어서,
    상기 패터닝된 층의 제거 후에, 상기 소스 존 및 드레인 존에 정렬된 리세스의 측벽을 제공하는 추가 층이 피복되는
    반도체 디바이스 제조 방법.
  8. 제 7 항에 있어서,
    실리콘이 상기 추가 층 및 상기 제 2 서브 층으로 사용되며, 실리콘 게르마늄 합금이 상기 제 1 서브 층으로 사용되는
    반도체 디바이스 제조 방법.
  9. 제 7 항 또는 8 항에 있어서,
    상기 이중 층 및 추가 층은 상기 포켓 주입 부분의 형성 후에 제거되며,
    상기 게이트 유전체는 상기 반도체 바디의 표면에 제공되며,
    그 후에 상기 도전성 층이 피복되는
    반도체 디바이스 제조 방법.
  10. 제 1 항 내지 9 항 중 어느 한 항에 있어서,
    상기 불순물이 이온 주입에 의해 상기 반도체 바디로 도입되는
    반도체 디바이스 제조 방법.
  11. 제 10 항에 있어서,
    상기 이온 주입은 상기 반도체 바디의 표면에 실질적으로 수직 방향으로 수행되는
    반도체 디바이스 제조 방법.
  12. 제 1 항 내지 11 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 붕소 및 인듐의 도입에 의해 형성된 포켓 주입 부분을 갖는 n 채널 트랜지스터가 상기 반도체 바디의 표면에 사용되는
    반도체 디바이스 제조 방법.
  13. 제 1 항 내지 11 항 중 어는 한 항에 있어서,
    상기 트랜지스터는 안티몬 또는 비소의 도입에 의해 형성된 포켓 주입 부분을 갖는 p 채널 트랜지스터가 상기 반도체 바디의 표면에 사용되는
    반도체 디바이스 제조 방법.
  14. 제 2 항 내지 13 항 중 어느 한 항에 있어서,
    금속을 포함하는 층이 상기 도전성 층으로 사용되는
    반도체 디바이스를 제조하는 방법.
  15. 제 14 항에 있어서,
    상기 금속을 포함하는 층은 접착 및/또는 장벽 층으로 작용하는 층의 상부 상의 상기 금속을 포함하는 층으로 구성된 이중 층으로 사용되는
    반도체 디바이스 제조 방법.
  16. 제 14 항 또는 15 항에 있어서,
    상기 금속은 알루미늄, 텅스텐, 구리, 몰리브덴을 포함하는 그룹으로부터 선택된
    반도체 디바이스를 제조하는 방법.
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