KR100202194B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상의 산화막을 형성하고 소정 부분을 이 반도체기판이 노출되도록 패터닝하여 개구를 형성하는 공정과, 상기 개구 내에 제 2 도전형의 불순물이 도핑된 다결정실리콘을 채워 소오스 및 드레인영역을 형성하는 공정과, 상기 소오스 및 드레인영역 사이의 상기 산화막과 상기 소오스 및 드레인영역 상에 제 1 도전형의 불순물이 도핑된 활성층을 형성하는 공정과, 상기 활성층의 표면에 게이트산화막을 형성하고 이 게이트산화막 상의 상기 산화막과 대응하는 부분에 게이트 및 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 활성층의 노출된 부분을 제 2 도전형의 불순물을 도핑하여 서브소오스 및 서브드레인영역을 형성하는 공정을 구비한다. 따라서, 소오스영역과 드레인영역 사이에 산화막이 형성되므로 게이트 길이가 감소되어도 펀치스루우의 발생이 감소된다.
Description
제1도(a) 내지 (c)는 종래 기술에 따른 반도체장치의 제조공정도.
제2도(a) 내지 (d)는 본 발명에 따른 반도체장치의 제조 공정도.
* 도면의 주요부분에 대한 부호의 간단한 설명
31 : 실리콘기판 33 : 산화막
34 : 개구 35, 36 : 소오스 및 드레인영역
37 : 활성층 39 : 게이트산화막
41 : 게이트 43 : 캡산화막
45, 46 : 서브소오스 및 서브드레인영역
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 펀치스루우(punchthrough) 현상이 발생되는 것을 감소시킬 수 있는 반도체장치의 제조방법에 관한 것이다.
제1도(a) 내지 (c)는 종래 기술에 따른 반도체장치의 제조공정도이다.
제1도(a)를 참조하면, P형의 반도체기판(11) 표면의 소정 부분에 통상의 선택산화방법인 LOCOS (Local Oxidation of Silicon)방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역을 한정한다. 그리고, 반도체기판(11)의 필드산화막(13)이 형성되지 않은 부분을 열산화시켜 게이트산화막(15)을 형성한다.
제1도(b)를 참조하면, 게이트산화막(15) 상에 불순물이 도핑된 다결정실리콘과 산화실리콘을 순차적으로 증착한다. 그리고, 산화실리콘과 다결정실리콘을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(17) 및 캡산화막(19)을 형성한다. 캡산화막(19)을 마스크로 사용하여 반도체기판(11)에 반대 도전형인 N형의 불순물을 저농도로 이온 주입하여 LDD를 형성하기 위한 저농도영역(21)을 형성한다.
제1도(c)를 참조하면, 상술한 구조의 전 표면에 산화실리콘을 증착한다. 그리고, 증착된 산화실리콘을 게이트산화막(15) 및 캡산화막(19)이 노출되도록 에치 백(etchback)하여 게이트(17) 및 캡산화막(19)의 측면에 측벽(23)을 형성한다. 캡산화막(19)과 측벽(23)을 마스크로 사용하여 상기 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 저농도영역(21)의 소정 부분과 중첩되는 고농도영역(25)을 형성한다.
그러나, 상술한 반도체장치의 제조방법은 게이트의 길이가 짧아짐에 따라 저농도영역 사이의 거리가 짧아지므로 펀치스루우 현상이 발생되기 쉬운 문제점이 있었다.
따라서, 본 발명의 목적은 펀치스루우 현상의 발생을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상의 산화막을 형성하고 소정 부분을 이 반도체 기판이 노출되도록 패터닝하여 개구를 형성하는 공정과, 상기 개구 내에 제 2 도전형의 불순물이 도핑된 다결정실리콘을 채워 소오스 및 드레인영역을 형성하는 공정과, 상기 소오스 및 드레인영역 사이의 상기 산화막과 상기 소오스 및 드레인영역 상에 제 1 도전형의 불순물이 도핑된 활성층을 형성하는 공정과, 상기 활성층의 표면에 게이트산화막을 형성하고 이 게이트산화막 상의 상기 산화막과 대응하는 부분에 게이트 및 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 활성층의 노출된 부분을 제 2 도전형의 불순물을 도핑하여 서브소오스 및 서브드레인영역을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제2도(a) 내지 (d)는 본 발명에 따른 반도체장치의 제조공정도이다.
제2도(a)를 참조하면, 보론(b) 등의 P형 불순물이 도핑된 반도체기판(31) 상에 열산화방법 또는 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법에 의해 20003000정도 두께의 산화막(33)을 형성한다. 그리고, 산화막(33)의 소정 부분을 반도체기판(31)이 노출되도록 포토리쏘그래피(photolithography) 방법으로 제거하여 개구(34)를 형성한다. 이 때, 개구(34)는 산화막(33)의 패터닝된 부분이 경사를 이루도록 한다. 그리고, 개구(34)에 의해 반도체기판(31)의 노출된 부분과 산화막(33)상에 반도체기판(31)과 반대 도전형인 인(P) 또는 아세닉(As) 등의 N형의 불순물이 11015 101015/정도로 도핑된 다결정실리콘을 CVD 방법으로 개구(34)를 채우도록 두껍게 증착한다. 그 다음, 다결정실리콘을 산화막(33)이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 반응성이온식각(Reactive Ion Etch : 이하, RIE라 칭함) 방법으로 에치백(etchback)하여 소오스 및 드레인영역(35)(36)을 형성한다. 이 때, 개구(34)를 채우는 소오스 및 드레인영역(35)(36)과 산화막(33)의 표면은 평탄하게 된다. 상기에서 산화막(33)은 소오스 및 드레인영역(35)(36) 사이를 절연시키는 산화막(33a)과 소자를 분리하는 필드산화막(33b)가 된다.
제2도(b)를 참조하면, 산화막(33)과 소오스 및 드레인영역(35)(36)상에 CVD 방법으로 보론 등의 P형 불순물이 11017 101017/정도로 도핑된 다결정실리콘을 CVD 방법으로 5001500정도의 두께로 증착한다. 그리고, 다결정실리콘을 소오스 및 드레인영역(35)(36)과 산화막(33a) 상에 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 활성층(37)을 형성한다.
제2도(c)를 참조하면, 활성층(37)의 표면을 열산화하여 80150정도 두께의 게이트산화막(39)을 형성한다. 그리고, 게이트산화막(37)상에 불순물이 도핑된 다결정실리콘과 산화실리콘을 CVD 방법에 의해 각각 10002000정도와 15002500정도 두께로 순차적으로 증착한다.
그리고, 산화실리콘과 다결정실리콘을 포토리쏘그래피(photolithography)방법으로 게이트산화막(37)이 노출되도록 패터닝하여 게이트(41) 및 캡산화막(43)을 형성한다.
제2도(d)를 참조하면, 캡산화막(43)을 마스크로 사용하여 활성층(37)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 11015 101015/정도로 이온 주입한 후 열처리하여 소오스 및 드레인 영역(35)(36) 상에 서브소오스 및 서브드레인영역(45)(46)을 형성한다. 이때, 불순물이 소오스 및 드레인영역(35)(36)에도 주입되어 도핑 농도가 조절된다. 활성층(37)의 게이트(41) 하부의 불순물이 주입되지 않은 부분은 채널영역이 된다. 그리고, 노출된 부분의 게이트산화막(39)을 식각하여 서브소오스 및 서브드레인영역(45)(46)을 노출시킨다.
상기에서 본 발명의 실시예를 N모스트랜지스터를 제조하는 것으로 설명하였으나 본 발명의 다른 실시예로 P모스트랜지터를 제조할 수도 있다.
따라서, 본 발명은 소오스영역과 드레인영역 사이에 산화막이 형성되므로 게이트 길이가 감소되어도 펀치스루우의 발생이 감소되는 잇점이 있다.
Claims (13)
- 제 1 도전형의 반도체기판 상의 산화막을 형성하고 소정 부분을 이 반도체기판이 노출되도록 패터닝하여 개구를 형성하는 공정과, 상기 개구 내에 제 2 도전형의 불순물이 도핑된 다결정실리콘을 채워 소오스 및 드레인영역을 형성하는 공정과, 상기 소오스 및 드레인영역 사이의 상기 산화막과 상기 소오스 및 드레인영역 상에 제 1 도전형의 불순물이 도핑된 활성층을 형성하는 공정과, 상기 활성층의 표면에 게이트산화막을 형성하고 이 게이트산화막 상의 상기 산화막과 대응하는 부분에 게이트 및 캡산화막을 형성하는 공정과, 상기 캡산화막을 마스크로 사용하여 활성층의 노출된 부분을 제 2 도 전형의 불순물을 도핑하여 서브소오스 및 서브드레인영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 산화막을 열산화방법 또는 화학기상증착 방법으로 형성하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 산화막을 20003000의 두께로 형성하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 개구를 상기 산화막의 측면이 경사지도록 형성하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 소오스 및 드레인영역을 형성하는 공정은, 상기 개구를 채우도록 반도체기판과 산화막 상에 제 2 도전형의 불순물이 도핑된 다결정실리콘을 증착하는 단계와, 상기 다결정실리콘을 상기 산화막의 표면이 노출되도록 에치백하는 단계로 이루어진 반도체장치의 제조방법.
- 제5항에 있어서, 상기 다결정실리콘을 불순물이 11015 101015/로 도핑되게 형성하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 에치백을 화학-기계적연마(Chemical-Mechanical Polishing) 방법 또는 반응성이온식각(Reactive Ion Etch) 방법으로 수행하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 활성층을 11017 101017/로 도핑된 다결정실리콘으로 형성하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 활성층을 화학기상증착 방법으로 5001500의 두께로 형성하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 게이트산화막을 상기 활성층의 표면을 열산화하여 형성하는 반도체장치의 제조방법.
- 제10항에 있어서, 상기 게이트산화막을 80150의 두께로 형성하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 서브소오스 및 서브드레인영역을 11015 101015/로 이온주입하여 형성하는 반도체장치의 제조방법.
- 제12항에 있어서, 상기 서브소오스 및 서브드레인영역 형성시 상기 소오스 및 드레인영역에 불순물이 주입되도록 이온주입하는 반도체장치의 제조방법.
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