KR100254045B1 - 반도체소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 제 1 도전형의 반도체기판의 소정 부분에 필드산화막을 형성하여 활성영역을 한정하면서 상기 필드산화막 하부의 반도체기판에 제 1 도전형의 채널 스톱 영역을 형성하는 공정과, 상기 반도체기판의 상기 활성영역 상의 소정 부분에 게이트산화막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 도핑하여 제 1 불순물영역을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하고 상기 게이트 및 측벽을 마스크로 사용하여 상기 제 2 도전형의 불순물을 저농도로 도핑하여 제 2 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하고 패터닝하여 상기 제 2 불순물영역의 소정 부분을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통해 노출된 상기 제 2 불순물영역 상에 버퍼산화막을 형성하는 공정과, 상기 콘택홀을 통해 상기 제 2 불순물영역에 제 2 도전형의 불순물을 고농도로 이온 주입하여 제 3 불순물영역을 형성하는 공정을 구비한다. 따라서, 본 발명에 따라 제조된 트랜지스터는 고농도의 불순물영역을 채널 스톱 영역과 오버랩 되지 않도록 콘택홀을 형성한 후에 형성하므로 브레이크다운 전압의 열화가 발생하지 않는 이점이 있다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히, 불순물영역의 도핑 프로파일을 개선시켜 접합 브레이크다운 전압이 저하되는 것을 방지하는 반도체소자의 제조 방법에 관한 것이다.
일반적으로 반도체소자가 고집적화 됨에 따라 단위 소자의 크기 특히, 트랜지스터 소자의 크기가 미세해져서 집적도를 높이고, 또한, 동작속도를 빠르게 하기 위해 트랜지스터의 채널을 줄여 매우 작게 제조하고 있다. 그러나, 이 때 내부에 강전계가 형성되고 이러한 강전계는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜서 게이트 산화막으로 주입시키는 핫 캐리어 효과(Hot-carrier effect)를 일으킨다. 그러므로, 소자의 크기가 작을 때 드레인에 강전계가 형성되는 것을 감소시키기 위해 채널부근의 소오스와 드레인영역에는 전계를 감소시키고, 열전자효과를 감소시키기 위하여 저농도의 도핑을하는 저 도핑 드레인(Lightly Doped Drain : 이하, LDD라 칭함) 구조를 사용한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이 도전형을 띈 반도체기판, 예를 들면 P형의 반도체기판(11) 상에 포토리쏘그래피(Photolithograpy) 방법으로 상기 반도체기판(11)의 소정 부분을 노출시키고, 상기 노출된 반도체기판(11) 상에 상기 반도체기판(11)과 같은 도전형인 붕소(B) 등의 P형 불순물을 이온주입하여 채널 스톱 영역(Channel stop region : 13)을 형성한다. 그런 후에, 상기 채널 스톱 영역(13)이 형성된 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 방법 등과 같은 통상적인 소자 격리 방법으로 상기 채널 스톱 영역(13)이 형성된 부분에 필드산화막(15)을 형성하여 상기 반도체기판(11)의 활성영역을 한정한다. 상기에서 채널 스톱 영역(13)은 상기 필드영역에 트랜지스터가 형성되는 것을 방지하기 위해 형성하므로 상기 필드산화막(15)의 하부에 형성된다.
그리고, 도 1b와 같이 상기 필드산화막(15)으로 활성영역이 한정된 반도체기판(11) 상에 열산화의 방법으로 게이트 산화막(16)을 형성하고, 상기 게이트 산화막(16) 상에 불순물이 도핑된 다결정실리콘(Polysilicon)을 화학 기상 증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 패터닝하여 상기 활성영역 상에만 잔류하는 게이트(17)를 형성한다.
상기 게이트(17)가 형성된 활성영역에 상기 게이트(17)를 마스크로 사용하여 상기 반도체기판(11)과 도전형이 다른 불순물, 즉, N형의 아세닉(As), 또는, 인(P) 등의 불순물을 약 1013정도의 저농도로 이온주입하여 LDD 구조를 위한 저농도의 제 1 불순물영역(19)을 형성한다.
그런 후에, 도 1c에 나타낸 바와 같이 상기 반도체기판(11) 상에 상기 게이트(17)를 덮도록 질화물을 증착하고 에치백하여 상기 게이트(17)의 측면에 측벽(21)을 형성한다. 그리고, 상기 게이트(17) 및 측벽(21)을 마스크로 사용하여 상기 반도체기판(11)의 활성영역에 상기 반도체기판(11)과 도전형이 다른 N형의 아세닉(As), 또는, 인(P) 등의 불순물을 약 1015정도의 고농도로 이온주입하여 소오스/드레인영역으로 사용되는 고농도의 제 2 불순물영역(23)을 형성한다.
그 다음 공정으로 도 1d에 나타낸 바와 같이 상기 반도체기판(11) 상에 상기 게이트(17)를 덮도록 두꺼운 층간절연막(25)을 형성하고 상기 층간절연막(25)을 포토리쏘그래피의 방법으로 패터닝하여 상기 반도체기판(11)에 형성된 제 2 불순물영역(23)의 소정 부분을 노출시키는 콘택홀(27)을 형성한다. 상기에서 콘택홀(27)은 상부의 도전층과 상기 불순물영역(23)을 연결하기 위해 형성한다.
상술한 바와 같이 종래에는 하부에 채널 스톱 영역을 가지는 필드산화막의 형성으로 반도체기판의 활성영역을 한정하고, 상기 반도체기판의 활성영역 상에 LDD구조의 트랜지스터를 형성하는 방법으로 반도체소자의 트랜지스터를 형성하였다.
그러나, 상기 채널 스톱 영역과 소오스/드레인영역을 위한 불순물영역의 오버랩(Overlap) 부분에서 P형과 N형의 농도차가 매우 커서 채널 브레이크다운에 의한 절연 파괴에 앞서 계단형 접합에 의한 접합 브레이크다운이 발생되어 소자의 브레이크다운 특성에 한계성을 갖게 되어 고내압 소자로의 사용을 할 수 없는 문제가 있다.
따라서, 본 발명의 목적은 트랜지스터의 채널 스톱과 고농도 불순물영역의 오버랩을 방지하여 계단형 접합에 의한 브레이크다운 특성이 저하되는 것을 방지할 수 있는 반도체소자의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조 방법은 제 1 도전형의 반도체기판의 소정 부분에 필드산화막을 형성하여 활성영역을 한정하면서 상기 필드산화막 하부의 반도체기판에 제 1 도전형의 채널 스톱 영역을 형성하는 공정과, 상기 반도체기판의 상기 활성영역 상의 소정 부분에 게이트산화막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 도핑하여 제 1 불순물영역을 형성하는 공정과, 상기 게이트의 측면에 측벽을 형성하고 상기 게이트 및 측벽을 마스크로 사용하여 상기 제 2 도전형의 불순물을 저농도로 도핑하여 제 2 불순물영역을 형성하는 공정과, 상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하고 패터닝하여 상기 제 2 불순물영역의 소정 부분을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통해 노출된 상기 제 2 불순물영역 상에 버퍼산화막을 형성하는 공정과, 상기 콘택홀을 통해 상기 제 2 불순물영역에 제 2 도전형의 불순물을 고농도로 이온 주입하여 제 3 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조 방법을 도시하는 공정도.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시하는 공정도.
<도면의 주요 부분에 대한 부호의 간단한 설명＞
31 : 반도체기판 33 : 채널 스톱 영역
35 : 필드산화막 37 : 게이트
45 : 층간절연막 47 : 콘택홀
48 : 버퍼산화막 49 : 제 3 불순물영역
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체소자의 제조 방법을 도시하는 공정도이다.
본 방법에서는 도 2a에 나타낸 바와 같이 도전형을 띈 반도체기판, 예를 들면 P형의 반도체기판(31) 상에 포토리쏘그래피 방법으로 상기 반도체기판(31)의 소정 부분을 노출시키고, 상기 노출된 반도체기판(31) 상에 상기 반도체기판(31)과 같은 도전형인 붕소(B) 등의 P형 불순물을 이온 주입하여 채널 스톱 영역(33)을 형성한다. 그런 후에, 상기 채널 스톱 영역(33)이 형성된 반도체기판(31) 상에 LOCOS 방법 등과 같은 통상적인 소자 격리 방법으로 상기 채널 스톱 영역(33)을 형성한 부분에 필드산화막(35)을 형성하여 상기 반도체기판(31)의 활성영역을 한정한다. 상기에서 채널 스톱 영역(33)은 상기 필드 영역에 트랜지스터가 형성되는 것을 방지하기 위해 형성한다.
그리고, 도 2b와 같이 상기 필드산화막(35)으로 활성영역이 한정된 반도체기판(31) 상에 열산화의 방법으로 게이트 산화막(36)을 형성하고, 상기 게이트 산화막(36) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 패터닝하여 상기 활성영역 상에만 잔존하는 게이트(37)를 한정한다. 상기 게이트(37)가 형성된 활성영역에 상기 게이트(37)를 마스크로 사용하여 상기 반도체기판(31)과 도전형이 다른 불순물, 즉, N형의 아세닉(As), 또는, 인(P) 등의 불순물을 약 1013정도의 저농도로 이온 주입하여 저농도의 제 1 불순물영역(39)을 형성한다.
그런 후에, 도 2c에 나타낸 바와 같이 상기 반도체기판(31) 상에 상기 게이트(37)를 덮도록 질화물을 증착하고, 에치백하여 상기 게이트(37)의 측면에 측벽(41)을 형성한다. 그리고, 상기 게이트(37) 및 측벽(41)을 마스크로 사용하여 상기 반도체기판(31)의 활성영역에 상기 반도체기판(31)과 도전형이 다른 N형의 아세닉(As), 또는, 인(P) 등의 불순물을 상기 제 1 불순물영역(39)보다 높거나 같은 1×1013∼ 1×1014정도의 농도로 이온 주입하여 제 2 불순물영역(43)을 형성한다.
그 다음 공정으로 도 2d에 나타낸 바와 같이 상기 반도체기판(31) 상에 상기 게이트(37)를 덮도록 두꺼운 층간절연막(45)을 형성하고 상기 층간절연막(45)을 포토리쏘그래피의 방법으로 패터닝하여 상기 반도체기판(31)에 형성된 제 2 불순물영역(43)의 소정 부분을 노출시키는 콘택홀(47)을 형성한다.
그런 후에, 상기 콘택홀(47)로 인해 노출된 제 2 불순물영역(43) 상에 33% O2/N2에서 약 850 ∼ 950℃의 온도로 분압산화하여 버퍼 산화막(Buffer Oxide : 48)을 형성하고, 상기 콘택홀(47)을 통해 상기 반도체기판(31)과 도전형이 다른 N형의 불순물을 약 1015정도의 고농도로 이온 주입하여 소오스/드레인영역으로 사용되는 고농도의 제 3 불순물영역(49)을 형성한다. 상기에서 콘택홀(47)은 상기 소오스/드레인영역으로 사용되는 제 3 불순물영역(49)을 형성하기 위한 이온 주입 및 이후 공정을 위한 상부의 도전층과 상기 소오스/드레인으로 사용될 제 3 불순물영역(49)의 연결을 위해 형성한다. 상기에서 분압산화로 형성한 버퍼 산화막(48)은 상기 제 3 불순물영역(49)을 형성하기 위한 이온 주입 시에 발생하는 반도체기판(31)의 데미지를 방지한다.
상술한 바와 같이 본 발명에서는 반도체기판 상에 채널 스톱 영역 및 필드산화막을 형성하여 활성영역을 한정하고 상기 활성영역 상에 게이트를 형성한 후, 반도체기판과 도전형이 다른 불순물을 저농도로 이온 주입하여 제 1 불순물영역을 형성한다. 그리고, 상기 게이트에 측면에 측벽을 형성하고 상기 게이트 및 측벽을 마스크로 제 2 불순물영역을 형성한 후, 층간절연막을 형성하고 패터닝하여 상기 제 2 불순물영역의 소정 부분을 노출시키는 콘택홀을 형성한다. 그런 후에, 분압산화하여 버퍼 산화막을 형성하고, 콘택홀을 통해 상기 반도체기판과 도전형이 다른 불순물을 고농도로 이온주입하여 소오스/드레인영역으로 사용되는 제 3 불순물영역을 형성한다.
즉, 소오스/드레인영역으로 사용되는 고농도의 불순물영역을 형성하기 위해 층간절연막을 패터닝하여 콘택홀을 형성한 후 이온주입을 하므로 필드산화막의 하부에 형성된 채널 스톱 영역과 오버랩되지 않고 불순물영역을 형성하기 위해 세 번의 이온주입을하여 불순물 영역의 도핑 프로파일 완화로 인해 게이트의 하부에 전계가 집중되는 것을 방지한다.
따라서, 본 발명에 따라 제조된 트랜지스터는 고농도의 불순물영역을 채널 스톱 영역과 오버랩 되지 않도록 콘택홀을 형성한 후에 형성하므로 브레이크다운 전압의 열화가 발생하지 않고, 세 단계 이온 주입으로 형성한 불순물영역의 도핑 프로파일 완화로 전계의 집중을 방지하여 핫 캐리어 효과를 개선하는 이점이 있다.
Claims (2)
- 제 1 도전형의 반도체기판의 소정 부분에 필드산화막을 형성하여 활성영역을 한정하면서 상기 필드산화막 하부의 반도체기판에 제 1 도전형의 채널 스톱 영역을 형성하는 공정과,상기 반도체기판의 상기 활성영역 상의 소정 부분에 게이트산화막을 개재시켜 게이트를 형성하는 공정과,상기 게이트를 마스크로 사용하여 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 도핑하여 제 1 불순물영역을 형성하는 공정과,상기 게이트의 측면에 측벽을 형성하고 상기 게이트 및 측벽을 마스크로 사용하여 상기 제 2 도전형의 불순물을 저농도로 도핑하여 제 2 불순물영역을 형성하는 공정과,상기 반도체기판 상에 상기 게이트를 덮는 층간절연막을 형성하고 패터닝하여 상기 제 2 불순물영역의 소정 부분을 노출시키는 콘택홀을 형성하고 상기 콘택홀을 통해 노출된 상기 제 2 불순물영역 상에 버퍼산화막을 형성하는 공정과,상기 콘택홀을 통해 상기 제 2 불순물영역에 제 2 도전형의 불순물을 고농도로 이온 주입하여 제 3 불순물영역을 형성하는 공정을 구비하는 반도체소자의 제조 방법.
- 청구항 1에 있어서 상기 제 2 불순물영역을 상기 제 1 불순물영역 보다 높거나 또는 동일한 농도로 형성하는 반도체소자의 제조 방법.
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| KR1019980001290A KR100254045B1 (ko) | 1998-01-17 | 1998-01-17 | 반도체소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19531675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980001290A KR100254045B1 (ko) | 1998-01-17 | 1998-01-17 | 반도체소자의 제조 방법 |
Country Status (1)
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-
1998
- 1998-01-17 KR KR1019980001290A patent/KR100254045B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990065828A (ko) | 1999-08-05 |
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