KR100269622B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 소자 영역을 한정하는 필드산화막과 상기 소자 영역 내에 희생막을 동시에 형성하는 공정과, 상기 반도체기판의 노출된 부분에 제 2 도전형의 소오스 및 드레인영역을 형성하는 공정과, 상기 희생막의 중앙 부분을 양측이 대칭되게 잔류되게 제거하여 상기 반도체기판을 노출시키는 트렌치를 형성하는 공정과, 상기 트렌치 내에 게이트절연막을 개재시켜 게이트를 형성하되 상기 게이트을 상기 드레인영역 쪽에 잔류하는 상기 희생막과 중첩되어 비대칭되게 형성하는 공정과, 상기 반도체기판이 노출되도록 잔류하는 상기 희생막을 선택적으로 제거하고 상기 반도체기판의 노출된 부분에 제 1 도전형의 저농도영역을 형성하는 공정을 구비한다. 따라서, 유효 채널 길이의 감소 및 GIDL 현상을 방지할 수 있는 잇점이 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, LDD(Lightly Doped Drain) 영역을 비대칭적으로 형성하는 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트절연막으로 주입시키는 핫-캐리어 효과(hot-carrier effect)를 일으킨다. 게이트절연막에 주입된 캐리어는 반도체기판과 게이트절연막의 계면에 준위를 생성시켜 드레쉬홀드전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, LDD 등과 같이 드레인 구조를 변화시켜 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시켰다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형 반도체기판(11)의 소정 부분에 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 필드산화막(13)은 반도체기판(11)을 소정 깊이로 식각하여 트렌치를 형성하고, 이 트렌치에 산화실리콘을 채우므로써 형성된다. 상기에서 필드산화막을 STI(Shallow Trench Isolation) 방법으로 형성하는 것을 보였으나 LOCOS(Local Oxidation of Silicon) 방법으로도 형성할 수 있다.
도 1b를 참조하면, 반도체기판(11)의 활성영역 상에 게이트절연막(15) 및 게이트(17)를 형성한다.
상기에서 게이트절연막(15)은 반도체기판(31)의 표면을 열산화하여 형성하고, 게이트(17)는 게이트절연막(15) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고 포토리쏘그래피(photolithography) 방법으로 패터닝하여 형성한다.
게이트(17)를 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 낮은 도우즈로 이온 주입하고 활성화하여 LDD 구조를 형성하기 위한 저농도영역(19)을 형성한다. 이 때, 저농도영역(19)은 게이트(17)와 중첩되게 형성된다.
도 1c를 참조하면, 게이트(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 산화실리콘 또는 질화실리콘을 증착한 후 게이트(17) 및 반도체기판(11)이 노출되도록 에치백(etchback)하므로써 형성된다.
그리고, 게이트(17)과 측벽(21)을 마스크로 사용하여 반도체기판(11)에 N형의 불순물을 높은 도우즈로 이온 주입하고 활성화하여 소오스 및 드레인영역(23)(24)을 형성한다. 이 때, 소오스 및 드레인영역(23)(24)은 저농도영역(19)과 중첩되게 형성된다.
그러나, 상술한 종래 기술은 드레인영역 쪽의 저농도영역이 게이트와 중첩되므로 유효 채널 길이가 감소되고 GIDL(Gate Induced Drain Leakage) 현상이 발생되어 소자 특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은
유효 채널 길이의 감소 및 GIDL(Gate Induced Drain Leakage) 현상 발생을 방지하여 소자 특성이 저하되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 소자 영역을 한정하는 필드산화막과 상기 소자 영역 내에 희생막을 동시에 형성하는 공정과, 상기 반도체기판의 노출된 부분에 제 2 도전형의 소오스 및 드레인영역을 형성하는 공정과, 상기 희생막의 중앙 부분을 양측이 대칭되게 잔류되게 제거하여 상기 반도체기판을 노출시키는 트렌치를 형성하는 공정과, 상기 트렌치 내에 게이트절연막을 개재시켜 게이트를 형성하되 상기 게이트을 상기 드레인영역 쪽에 잔류하는 상기 희생막과 중첩되어 비대칭되게 형성하는 공정과, 상기 반도체기판이 노출되도록 잔류하는 상기 희생막을 선택적으로 제거하고 상기 반도체기판의 노출된 부분에 제 1 도전형의 저농도영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조 공정도이다.
도 2a를 참조하면, P형 반도체기판(31)의 소정 부분에 LOCOS 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(33)을 형성한다. 이 때, 소자의 활성영역 내의 게이트영역에 희생막(35)도 동시에 형성된다.
상기에서 필드산화막(33) 및 희생막(35)을 LOCOS 방법으로 형성하는 것을 보였으나 STI 방법으로도 형성할 수 있다.
도 2b를 참조하면, 필드산화막(33) 및 희생막(35)의 반도체기판(31) 표면상에 돌출한 부분을 반도체기판(31)이 노출되도록 화학-기계적연마(Chemical- Mechanical Polishing) 방법으로 제거하여 평탄화한다.
잔류하는 필드산화막(33) 및 희생막(35)을 마스크로 사용하여 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 높은 도우즈로 이온 주입하고 활성화하여 소오스 및 드레인영역(37)(38)을 형성한다.
도 2c를 참조하면, 희생막(35)의 중앙 부분을 반도체기판(31)이 노출되도록 포토리쏘그래피 방법으로 이방성 식각하여 트렌치(39)를 형성한다. 이 때, 희생막(35)의 제거되지 않은 부분은 트렌치(39)의 양측에 대칭되게 잔류한다.
트렌치(39) 내에 게이트절연막(41)을 개재시켜 게이트(43)를 형성한다. 상기에서 게이트절연막(41)은 반도체기판(31)의 노출된 부분에 열산화방법에 의해 형성되고, 게이트(43)는 필드산화막(33), 희생막(35) 및 게이트절연막(41) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하고 포토리쏘그래피 방법으로 패터닝하므로써 형성된다. 상기에서 게이트(43)를 드레인영역(38) 쪽에 잔류하는 희생막(35)과 중첩되어 오프-셋(off-set) 영역을 갖도록 패터닝하여 비대칭되게 형성한다. 이 때, 게이트(43)를 드레인영역(38) 쪽에 잔류하는 희생막(35)의 일부가 노출되도록 한다.
도 2d를 참조하면, 필드산화막(33) 상에 마스크(도시되지 않음)를 형성한 후 반도체기판(31)이 노출되도록 잔류하는 희생막(35)을 습식 식각 방법으로 선택적으로 제거하고 마스크를 제거한다. 게이트(43)를 마스크로 사용하여 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 낮은 도우즈로 이온 주입하고 활성화하여 LDD 구조를 형성하기 위한 저농도영역(45)을 형성한다. 상기에서 저농도영역(45)을 형성할 때 주입된 이온이 활성화하면 측방으로 확산되므로 소오스영역(37) 쪽은 게이트(43)와 중첩되고 드레인영역(38) 쪽은 게이트(43)의 오프-셋 영역에 의해 게이트(43)와 중첩되지 않게 형성된다. 상기에서 드레인영역(38) 쪽의 저농도영역(45)이 게이트(43)와 중첩되지 않게 형성되므로 유효 채널의 길이가 감소되는 것을 방지하고 GIDL 현상을 방지할 수 있다.
따라서, 본 발명은 게이트를 드레인영역 쪽에 오프-셋 영역을 갖도록 형성하여 저농도영역 형성시 드레인영역 쪽이 게이트와 중첩되지 않도록 하므로 유효 채널 길이의 감소 및 GIDL 현상을 방지할 수 있는 잇점이 있다.
Claims (4)
- 제 1 도전형의 반도체기판 상에 소자 영역을 한정하는 필드산화막과 상기 소자 영역 내에 희생막을 동시에 형성하는 공정과,상기 반도체기판의 노출된 부분에 제 2 도전형의 소오스 및 드레인영역을 형성하는 공정과,상기 희생막의 중앙 부분을 양측이 대칭되게 잔류되게 제거하여 상기 반도체기판을 노출시키는 트렌치를 형성하는 공정과,상기 트렌치 내에 게이트절연막을 개재시켜 게이트를 형성하되 상기 게이트을 상기 드레인영역 쪽에 잔류하는 상기 희생막과 중첩되어 비대칭되게 형성하는 공정과,상기 반도체기판이 노출되도록 잔류하는 상기 희생막을 선택적으로 제거하고 상기 반도체기판의 노출된 부분에 제 1 도전형의 저농도영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 필드산화막 및 상기 희생막의 상기 반도체기판 표면상에 돌출한 부분을 제거하여 평탄화하는 공정을 더 구비하는 반도체장치의 제조방법.
- 청구항 2 있어서 상기 필드산화막 및 상기 희생막을 화학-기계적연마(Chemical-Mechanical Polishing) 방법으로 제거하는 반도체장치의 제조방법.
- 청구항 1 있어서 상기 잔류하는 상기 희생막을 상기 필드산화막 상에 마스크를 형성하고 제거하는 반도체장치의 제조방법.
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