KR100226550B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판상의 게이트영역에 제 1 마스크층을 형성하고 상기 제 1 마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 제 1 마스크층을 제거하고 상기 반도체기판의 게이트영역에 트렌치을 형성하는 공정과, 상기 트렌치의 바닥면을 제외한 부분에 제 2 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 마스크로 사용하여 상기 트렌치의 노출된 바닥면에 제 3 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 제거하여 상기 제 3 마스크 주변의 트렌치의 바닥면을 노출시키고 상기 제 3 마스크층을 마스크로 사용하여 상기 트렌치의 노출된 바닥면에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 트렌치의 내부 표면에 게이트산화막을 형성하고 상기 트렌치의 내부에 게이트를 형성하는공정을 구비한다. 따라서, 게이트영역에 트렌치를 형성하고 이 트렌치 내에 게이트를 형성하므로 평탄화가 용이하다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트를 트렌치 (trench) 내에 형성하여 평탄화가 용이한 반도체장치의 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 각각의 셀은 미세해져 채널의 길이가 짧아진다. 이와 같이 채널의 길이가 짧은 단채널 소자에서는 소오스영역과 드레인영역이 이격 거리가 짧으므로 게이트에 바이어스가 인가되지 않은 상태에서도 소오스영역과 드레인영역이 전기적으로 연결되는 단채널 효과 및 펀치쓰루(punchthrough)가 일어난다. 그러므로, 단 채널 효과 및 펀치쓰루를 억제하기 위해 LDD 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
도 1a 내지 c는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 표면의 소정 부분에 LOCOS(Local Oxidation of Silicon) 등의 선택산화방법에 의해 필드산화막(13)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 상기에서, 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 반도체기판(11)에 트렌치를 형성하고 산화실리콘을 채워 형성할 수도 있다.
도 1b를 참조하면, 반도체기판(11)의 표면을 열산화하여 게이트산화막(15)을 형성하고, 이 필드산화막(13) 및 게이트산화막(15)의 상부에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 다결정실리콘을 증착한다. 그리고, 다결정실리콘층을 게이트산화막(15)도 포함되도록 포토리쏘그래피 (photolithography) 방법으로 패터닝한다. 이 때, 상기 제거되지 않는 다결정실리콘은 게이트(17)가 된다. 그리고, 게이트(17)를 마스크로 이용하여 반도체기판(11)에 반대 도전형인 N형의 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(19)을 형성한다. 상기에서, 게이트(17) 하부, 즉, 저농도영역(19) 사이의 반도체기판(11)의 표면은 채널 영역이 된다.
도 1c를 참조하면, 상술한 구조의 전 표면에 CVD 방법으로 산화물을 증착하고, 이 증착된 산화물을 에치백(etchback)하여 게이트(17)의 측면에 측벽(21)을 형성한다. 그리고, 상기 게이트(17)와 측벽(21)을 마스크로 사용하여 상기 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 저농도영역(19)의 소정 부분과 중첩되어 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 형성한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 제조방법은 게이트의 단차에 의해 이후의 공정에서 소자의 평탄화가 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 게이트를 트렌치 내에 형성하므로 소자의 평탄화가 용이한 반도체장치의 제조방법을 제공함에 있다.
제1a 내지 c도는 종래 기술에 따른 반도체장치의 제조공정도
제2a 내지 e도는 본 발명에 따른 반도체장치의 제조 공정도
도면의 주요부분에 대한 부호의 간단한 설명
31 : 반도체기판 33 : 필드산화막
35 : 제 1 마스크 37 : 고농도영역
39 : 제 1 저농도영역 41 : 트렌치
43 : 제 2 마스크 45 : 제 3 마스크
47 : 제 2 저농도영역 49 : 게이트산화막
51 : 게이트
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상의 게이트영역에 제 1 마스크층을 형성하고 상기 제 1 마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 고농도 영역을 형성하는 공정과, 상기 제 1 마스크층을 제거하고 상기 반도체기판의 게이트영역에 트렌치을 형성하는 공정과, 상기 트렌치의 바닥면을 제외한 부분에 제 2 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 마스크로 사용하여 상기 트렌치의 노출된 바닥면에 제 3 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 제거하여 상기 제 3 마스크 주변의 트렌치의 바닥면을 노출시키고 상기 제 3 마스크층을 마스크로 사용하여 상기 트렌치의 노출된 바닥면에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 트렌치의 내부 표면에 게이트산화막을 형성하고 상기 트렌치의 내부에 게이트를 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 e는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, P형의 반도체기판(31) 표면의 소정 부분에 LOCOS 등의 선택산화방법에 의해 필드산화막(33)을 형성하여 소자의 활성영역과 필드영역을 한정한다. 상기에서, 소자의 활성영역과 필드영역을 한정하는 필드산화막(33)을 반도체기판(31)에 트렌치를 형성하고 산화실리콘을 채워 형성할 수도 있다.
도 2b를 참조하면, 반도체기판(31) 상에 질화실리콘을 CVD 방법으로 1500∼ 2000Å 정도의 두께로 증착하고 포토리쏘그래피 방법으로 패터닝하여 게이트영역에 제 1 마스크층(35)를 형성한다. 그리고, 제 1마스크층(35) 양측의 반도체기판(31)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1 × 1015∼ 5 × 1015/㎠ 의 도우즈와 60 ∼ 80KeV의 에너지와 1 × 1013∼ 5 × 1013/㎠의 도우즈와 80 ∼ 120KeV의 에너지로 순차적으로 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(37)과 LDD 구조를 형성하기 위한 제 1 저농도영역(39)을 각각 형성한다. 이 때, 주입되는 불순물 이온은 제 1 마스크층(35)를 관통하지 못하여 하부에는 주입되지 않는다. 상기에서, 고농도영역(37) 형성 후 제 1 저농도영역(39)을 형성하였으나 제 1 저농도영역(39) 형성 후 고농도영역(37)을 형성할 수도 있다.
도 2c를 참조하면, 제 1 마스크층(35)를 습식 식각하여 제거한다. 그리고, 필드산화막(33)을 포함하는 반도체기판(31) 상에 감광막(도시되지 않음)을 도포한 후 반도체기판(31)의 고농도영역(37)이 형성되지 않은 부분이 노출되도록 패터닝한다. 그리고, 감광막을 마스크로 사용하여 반도체기판(31)의 노출된 부분을 반응성이온식각(Reactive Ion Etching : 이하, RLE라 칭함) 등의 건식방법으로 이방성식각하여 2000 ∼ 3000Å 정도의 트렌치(41)를 형성한다.
감광막을 제거한 후 트렌치(41) 내부 표면을 포함하는 상술한 구조의 전 표면에 질화실리콘을 CVD 방법으로 1500 ∼ 1700Å 정도의 두께로 증착하여 제 2 마스크층(43)을 형성한다. 그리고, 제 2 마스크층(43) 상에 감광막(도시되지 않음)을 도포한 후 트렌치 (41)의 바닥면에 형성된 제 2 마스크층(43)이 노출되도록 노광 및 현상한다. 감광막을 마스크로 사용하여 트렌치(41)의 바닥면이 노출되도록 제 2 마스크층(43)의 노출된 부분을 RIE 방법으로 식각하고 감광막을 제거한다.
도 2d를 참조하면, 제 2 마스크층(43)에 제거되어 노출된 트렌치(41)의 바닥면을 1500 ∼ 1700Å 정도의 두께로 산화하여 제 3 마스크층(45)을 형성한다. 그리고, 제 2 마스크층(43)을 제거한다. 이 때, 트렌치(41) 바닥면에 제 2 마스크층(43)에 의해 제 3 마스크층(45)이 형성되지 않은 부분이 노출된다. 그리고, 상술한 구조의 전 표면에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1 × 1013∼ 5 × 1013/㎠ 정도의 도우즈와 40 ∼ 50KeV 정도의 에너지로 주입하여 제 1 저농도영역(39)과 전기적으로 연결되어 LDD 구조를 형성하기 위한 제 2 저농도영역(47)을 형성한다. 이 때, 제 3 마스크층(45)의 하부에 불순물이 주입되지 않도록 한다. 그러므로, 제 3 마스크층(45) 하부는 채널영역이 된다.
도 2e를 참조하면, 제 3 마스크층(45)을 제거하여 트렌치(41)의 바닥면을 노출시킨다. 트렌치(41)의 노출된 바닥면을 포함하는 전 표면을 80 ∼ 150Å 정도의 두께로 산화하여 게이트산화막(49)을 형성한다. 그리고, 게이트산화막(49) 상에 CVD 방법으로 불순물이 도핑된 다결정실리콘을 증착한다. 이 때, 다결정실리콘을 트렌치(41)를 채우고 표면이 평탄화되도록 충분히 두껍게 형성한다. 증착된 다결정실리콘 및 게이트산화막(49)을 고농도영역(37)이 노출되도록 화학-기계적연마(Chemical Vapor Deposition : CMP) 또는 RIE 등의 방법으로 에치백한다. 상기에서, 트렌치(41) 내에 잔류하는 다결정실리콘은 게이트(51)가 된다.
따라서, 본 발명은 게이트영역에 트렌치를 형성하고 이 트렌치 내에 게이트를 형성하므로 평탄화가 용이한 잇점이 있다.
Claims (6)
- 제 1 도전형의 반도체기판 상의 게이트영역에 제 1 마스크층을 형성하고 상기 제 1 마스크층을 마스크로 사용하여 상기 반도체기판의 노출된 부분에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 제 1 마스크층을 제거하고 상기 반도체기판의 게이트영역에 트렌치을 형성하는 공정과, 상기 트렌치의 바닥면을 제외한 부분에 제 2 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 마스크로 사용하여 상기 트렌치의 노출된 바닥면에 제 3 마스크층을 형성하는 공정과, 상기 제 2 마스크층을 제거하여 상기 제 3 마스크 주변의 트렌치의 바닥면을 노출시키고 상기 제 3 마스크층을 마스크로 사용하여 상기 트렌치의 노출된 바닥면에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 트렌치의 내부 표면에 게이트산화막을 형성하고 사기 트렌치의 내부에 게이트를 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 청구항1에 있어서, 상기 제 1 및 제 2 마스크층을 질화실리콘으로 형성하는 반도체장치의 제조방법.
- 청구항2에 있어서, 상기 제 1 및 제 2 마스크층을 각가 1500 ∼ 2000Å 및 1500 ∼ 1700Å 도의 두께로 형성하는 반도체장치의 제조방법.
- 청구항1에 있어서, 상기 제 1 마스크층을 마스크로 사용하여 상기 고농도영역의 하부에 제2도전형의 저농도영역을 형성하는 공정을 더 구비하는 반도체장치의 제조방법.
- 청구항1에 있어서, 상기 트렌치을 2000 ∼ 3000Å 정도의 깊이로 형성하는 반도체장치의 제조방법.
- 청구항1에 있어서, 상기 제 3 마스크층을 1500 ∼ 1700Å 두께의 산화실리콘으로 형성하는 반도체장치의 제조방법.
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