KR19990040337A - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로서 제 1 도전형의 반도체기판 상에 게이트영역을 노출시키는 개구를 갖는 패드산화막, 식각정지층 및 성형층을 형성하는 공정과, 상기 반도체기판의 노출된 부분에 게이트절연막을 형성하는 공정과, 상기 개구 내에 게이트 및 캡절연막을 적층하여 형성하는 공정과, 상기 성형층을 제거하고 상기 캡절연막을 마스크로 사용하여 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 게이트 및 캡절연막의 측면에 측벽을 형성하는 공정과, 상기 캡절연막 및 측벽을 마스크로 사용하여 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 캡절연막 및 측벽을 마스크로 사용하여 상기 패드산화막을 제거하는 공정을 구비한다. 따라서, 게이트 형성시 게이트절연막이 식각에 의해 손상되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있으며, 또한, 패드산화막에 의해 측벽이 반도체기판과 접촉되지 않도록하므로써 스트레스에 의한 누설전류가 흐르는 것을 방지할 수 있다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, LDD(Lightly Doped Drain) 영역에 의해 단 채널 효과를 방지할 수 있는 반도체장치의 제조방법에 관한 것이다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조공정도이다.

도 1a를 참조하면, P형 반도체기판(11)의 표면을 열산화하여 게이트절연막(13)을 형성한다. 그리고, 게이트절연막(13) 상에 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하고, 이 다결정실리콘 상에 질화실리콘을 CVD 방법으로 증착한다.

그리고, 질화실리콘 및 다결정실리콘을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트(15) 및 캡절연막(17)을 형성한다. 이 때, 게이트절연막(13)도 식각되어 반도체기판(11)이 노출될 수도 있다.

도 1b를 참조하면, 캡절연막(17)을 마스크로 사용하여 반도체기판(11)의 노출된 부분에 N형의 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역(19)을 형성한다.

도 1c를 참조하면, 게이트(15) 및 캡절연막(17)의 측면에 측벽(21)을 형성한다. 상기에서 측벽(21)은 질화실리콘을 증착한 후 캡절연막(17) 및 반도체기판(11)이 노출되도록 에치백(etchback)하므로써 형성된다. 상기에서 측벽(21)을 질화실리콘으로 형성하는 것은 이 후에 비트라인 또는 커패시터의 스토리지 노드를 자기 정렬 접촉시키기 위한 것이다.

그리고, 캡절연막(17)과 측벽(21)을 마스크로 사용하여 반도체기판(11)에 N형의 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역(23)을 형성한다. 이 때, 고농도영역(23)은 저농도영역(19)과 중첩되게 형성된다.

상술한 바와 같이 종래 기술은 반도체기판에 캡절연막을 마스크로 사용하여 불순물을 저농도로 이온 주입하여 LDD 구조를 형성하기 위한 저농도영역을 형성하고, 재차, 캡절연막 및 측벽을 마스크로 사용하여 불순물을 고농도로 이온 주입하여 소오스 및 드레인영역으로 이용되는 고농도영역을 형성하므로써 소오스 및 드레인영역 사이에 형성되는 상대적으로 고저항을 갖는 저농도영역에 의해 단채널 효과를 방지한다.

그러나, 종래 기술은 게이트를 건식 식각 방법으로 패터닝하여 형성하므로 게이트절연막이 손상되어 소자의 신뢰성이 저하되는 문제점이 있었다.

또한, 측벽을 질화실리콘으로 형성하므로 반도체기판과 접촉되어 스트레스를 유발하므로 누설전류가 흐르는 문제점이 있었다.

따라서, 본 발명의 목적은 게이트 형성시 게이트절연막이 식각에 의해 손상되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 측벽을 반도체기판과 접촉되지 않도록하여 스트레스에 의한 누설전류가 흐르는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.

상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판 상에 게이트영역을 노출시키는 개구를 갖는 패드산화막, 식각정지층 및 성형층을 형성하는 공정과, 상기 반도체기판의 노출된 부분에 게이트절연막을 형성하는 공정과, 상기 개구 내에 게이트 및 캡절연막을 적층하여 형성하는 공정과, 상기 성형층을 제거하고 상기 캡절연막을 마스크로 사용하여 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과, 상기 게이트 및 캡절연막의 측면에 측벽을 형성하는 공정과, 상기 캡절연막 및 측벽을 마스크로 사용하여 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과, 상기 캡절연막 및 측벽을 마스크로 사용하여 상기 패드산화막을 제거하는 공정을 구비한다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조 공정도

도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조 공정도이다.

도 2a를 참조하면, P형 반도체기판(31) 상에 CVD 방법으로 산화실리콘, 질화실리콘 및 산화실리콘을 순차적으로 증착하여 패드산화막(33), 식각정지층(35) 및 성형층(37)을 형성한다. 상기에서 패드산화막(33)은 800∼1500Å 정도의 두께로, 식각정지층(35)은 200∼500Å 정도의 두께로 형성한다.

성형층(37), 식각정지층(35) 및 패드산화막(33)의 소정 부분을 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 반도체기판(31)을 노출시키는 개구(39)를 형성한다.

도 2b를 참조하면, 반도체기판(31)의 개구(39)에 의해 노출된 부분에 열산화 방법에 의해 게이트절연막(41)을 형성한다. 그리고, 개구(39) 내에 게이트(43) 및 캡절연막(45)을 적층하여 형성한다.

상기에서 게이트(43)는 성형층(37) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 개구(39)를 채우도록 두껍게 증착한 후 반응성 이온 식각(Reactive Ion Etching : 이하, RIE라 칭함) 등의 방법으로 성형층(37)의 중간 높이 까지만 잔류하도록 에치백하므로써 형성된다. 그리고, 캡절연막(45)은 성형층(37) 상에 질화실리콘을 CVD 방법으로 개구(39)를 채우도록 두껍게 증착한 후 RIE 등의 방법으로 성형층(37)이 노출되도록 에치백하므로써 형성된다. 상기에서 게이트(43) 및 캡절연막(45)을 형성하기 위한 에치백시 게이트절연막(41)은 노출되지 않으므로 식각에 의한 손상이 방지된다.

도 2c를 참조하면, 성형층(37)을 습식 식각 방법으로 제거한다. 이 때, 식각정지층(35)은 성형층(37)과 식각선택비가 다르므로 제거되지 않으므로 하부의 패드산화막(33)이 식각되는 것을 방지한다.

캡절연막(45)을 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형의 불순물을 이온 주입하여 반도체기판(31)에 LDD 구조를 형성하기 위한 저농도영역(47)을 형성한다. 이 때, 식각정지층(35) 및 패드산화막(33)은 주입되는 이온에 의해 반도체기판(31)의 표면이 손상되는 것을 방지한다.

도 2d를 참조하면, 식각정지층(35) 상에 캡절연막(45)을 덮도록 질화실리콘을 증착한 후 RIE 등의 방법으로 에치백하여 게이트(43) 및 캡절연막(45)의 측면에 측벽(49)을 형성한다. 이 때, 식각정지층(35)도 식각되어 패드산화막(33)이 노출되도록 한다. 상기에서 반도체기판(31)은 패드산화막(33)에 의해 측벽(49)과 접촉되지 않으므로 스트레스가 발생되는 것을 방지할 수 있다.

캡절연막(45) 및 측벽(49)을 마스크로 사용하여 인(P) 또는 아세닉(As) 등의 N형의 불순물을 고농도로 이온 주입하여 반도체기판(31)에 소오스 및 드레인영역으로 이용되는 고농도영역(51)을 형성한다. 이 때, 패드산화막(33)은 주입되는 이온에 의해 반도체기판(31)의 표면이 손상되는 것을 방지한다.

도 2e를 참조하면, 패드산화막(33)을 RIE 등의 방법으로 식각하여 반도체기판(31)을 노출시킨다.

따라서, 본 발명은 게이트 형성시 게이트절연막이 식각에 의해 손상되는 것을 방지하여 소자의 신뢰성을 향상시킬 수 있으며, 또한, 패드산화막에 의해 측벽이 반도체기판과 접촉되지 않도록하므로써 스트레스에 의한 누설전류가 흐르는 것을 방지할 수 있는 잇점이 있다.

Claims (5)

1. 제 1 도전형의 반도체기판 상에 게이트영역을 노출시키는 개구를 갖는 패드산화막, 식각정지층 및 성형층을 형성하는 공정과,

   상기 반도체기판의 노출된 부분에 게이트절연막을 형성하는 공정과,

   상기 개구 내에 게이트 및 캡절연막을 적층하여 형성하는 공정과,

   상기 성형층을 제거하고 상기 캡절연막을 마스크로 사용하여 반도체기판에 제 2 도전형의 저농도영역을 형성하는 공정과,

   상기 게이트 및 캡절연막의 측면에 측벽을 형성하는 공정과,

   상기 캡절연막 및 측벽을 마스크로 사용하여 반도체기판에 제 2 도전형의 고농도영역을 형성하는 공정과,

   상기 캡절연막 및 측벽을 마스크로 사용하여 상기 패드산화막을 제거하는 공정을 구비하는 반도체장치의 제조방법.
2. 청구항 1에 있어서 상기 패드산화막을 화학기상증착 방법으로 800∼1500Å의 두께로 형성하는 반도체장치의 제조방법.
3. 청구항 1에 있어서 상기 식각정지층을 질화실리콘을 200∼500Å의 두께로 증착하여 형성하는 반도체장치의 제조방법.
4. 청구항 1에 있어서 상기 게이트를 상기 성형층 상에 불순물이 도핑된 다결정실리콘을 상기 개구를 채우도록 증착하고 상기 성형층의 중간 높이 까지만 잔류하도록 에치백하여 형성하는 반도체장치의 제조방법.
5. 청구항 1에 있어서 상기 캡절연막을 상기 성형층 상에 질화실리콘을 상기 개구를 채우도록 증착하고 상기 성형층이 노출되도록 에치백하여 형성하는 반도체장치의 제조방법.