KR100372637B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로 제 1 도전형의 반도체기판의 소정 부분에 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 도핑하여 불순물영역을 한정하는 공정과, 상기 반도체기판과 필드산화막에 걸처 불순물영역 보다 깊도록 길게 패터닝하여 트렌치를 형성하는 공정과, 상기 트렌치 내부에 게이트산화막을 개재시켜 게이트를 형성하는 공정과, 상기 반도체기판 상에 상기 필드산화막과 게이트를 덮는 절연층을 형성하고 상기 절연층을 패터닝하여 상기 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 불순물영역과 접촉되는 플러그를 형성하는 공정을 구비한다. 따라서, 플러그를 형성할 때 층간절연층 상에 다결정실리콘의 잔유물이 없도록 하므로 브리지 현상이 발생되지 않아 인접하는 트랜지스터와 전기적으로 연결되는 것을 방지한다.

Description

반도체장치의 제조방법{Method for fabricating semiconductor device}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 게이트전극을 반도체기판에 매립되게 형성하는 반도체장치의 제조방법에 관한 것이다.
반도체장치의 집적도가 증가되면서 단위 트랜지스터의 크기가 감소되므로 소오스 및 드레인영역을 이루는 불순물영역의 크기가 감소된다. 그러므로, 불순물영역과 커패시터의 스토리지전극 및 비트라인을 접촉하기 위한 플러그를 별도의 접촉홀을 형성하지 않고 게이트전극 사이에 형성는 기술이 개발되었다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, P형의 반도체기판(11) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 상기에서 필드산화막(13)은 LOCOS(Local Oxidation of Silicon) 방법에 의해 형성될수도 있다.
반도체기판(11)의 활성영역 상에 게이트산화막(15)을 개재시켜 게이트(17)와 캡층(19)을 형성한다. 상기에서 게이트산화막(15)을 반도체기판(11)의 활성영역을 열산화하여 형성한다. 그리고, 게이트산화막(15) 상에 다결정실리콘과 질화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후 RIE(Reactive Ion Etch) 등의 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트(17)와 캡층(19)을 형성한다. 상기에서 게이트(17)를 다결정실리콘과 금속의 2중 구조로 형성할 수도 있으며, 캡층(19)을 산화실리콘으로 형성할 수도 있다.
도 1b를 참조하면, 반도체기판(11)의 노출된 부분에 N형의 불순물을 저농도로 이온 주입하여 트랜지스터의 소오스 및 드레인영역이 되는 불순물영역(21)을 형성한다.
반도체기판(11) 상에 질화실리콘을 CVD 방법으로 캡층(19)을 덮도록 증착한다. 그리고, 질화실리콘을 반도체기판(11)이 노출되도록 에치백하여 게이트(17) 및 캡층(19)의 측면에 측벽(23)을 형성한다.
도 1c를 참조하면, 상술한 구조 상에 불순물이 도핑된 다결정실리콘을 불순물영역(27)과 접촉되도록 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 캡층(19)이 노출되도록 RIE 방법으로 에치백하거나 또는 CMP(Chemical Mechanical Polishing) 방법으로 연마한다. 이 때, 다결정실리콘은 게이트(17) 측면에 형성된 측벽(23) 사이에만 잔류하게 된다. 그리고, 측벽(23) 사이에 잔류하는 다결정실리콘을 불순물영역(21) 상에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 플러그(25)를 형성한다.
상술한 바와 같이 형성된 플러그는 이 후 공정에서 비트라인과 접촉되거나, 또는, 이후에 형성될 다른 플러그를 통해 커패시터의 스토리지전극과 접촉되어 전기적으로 연결된다.
그러나, 상술한 반도체장치의 제조방법은 게이트가 다결정실리콘과 금속의 2층으로 형성된 경우 패터닝시 금속이 측방으로 식각되어 폭이 감소되므로 측벽의 측면도 완만하지 않고 음(negative)의 프로파일을 갖게 된다. 그러므로, 플러그를 형성할 때 측벽의 음(negative)의 프로파일을 갖는 부분에서 다결정실리콘이 완전히 제거되지 않고 잔류하게 되어 인접하는 트랜지스터와 전기적으로 연결되는 브리지(bridge) 현상이 발생되는 문제점이 있었다. 이러한, 브리지 현상은 측벽의 하부에서도 발생된다.
따라서, 본 발명의 목적은 플러그을 형성할 때 다결정실리콘이 잔류되어 브리지 현상이 발생되는 것을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형의 반도체기판의 소정 부분에 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판에 제 2 도전형의 불순물을 저농도로 도핑하여 불순물영역을 한정하는 공정과, 상기 반도체기판과 필드산화막에 걸처 불순물영역 보다 깊도록 길게 패터닝하여 트렌치를 형성하는 공정과, 상기 트렌치 내부에 게이트산화막을 개재시켜 게이트를 형성하는 공정과, 상기 반도체기판 상에 상기 필드산화막과 게이트를덮는 절연층을 형성하고 상기 절연층을 패터닝하여 상기 불순물영역을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 불순물영역과 접촉되는 플러그를 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 제조방법을 도시하는 공정도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, P형의 반도체기판(31) 상에 STI(Shallow Trench Isolation) 방법에 의해 소자의 활성영역과 필드영역을 한정하는 필드산화막(33)을 형성한다. 상기에서 필드산화막(33)은 반도체기판(31) 상의 소정 부분을 노출시키는 패드산화막(도시되지 않음) 및 마스크층(도시되지 않음)을 형성하고, 반도체기판(31)의 노출된 부분을 RIE 등의 이방성 식각방법으로 소정 각을 갖는 트렌치를 형성한 후 이 트렌치 내에 산화실리콘을 채우고 마스크층 및 패드산화막을 제거하므로써 형성된다. 상기에서 필드산화막(33)을 STI 방법으로 형성하였으나 LOCOS(Local Oxidation of Silicon) 방법으로 형성할 수도 있다.
반도체기판(31)의 활성영역 상에 희생산화막(35)을 형성한 후 인(P) 또는 아세닉(As) 등의 N형 불순물을 저농도로 이온 주입하여 불순물영역(37)을 형성한다.
도 2b를 참조하면, 희생산화막(35)을 제거한다. 그리고, 반도체기판(31)과 필드산화막(33)을 이방성 식각을 포함하는 포토리쏘그래피 방법으로 패터닝하여트렌치(39)를 형성한다. 상기에서 트렌치(39)는 불순물영역(37) 보다 깊도록 1000 ∼ 2000Å의 깊이로 길게 형성된다.
도 2C를 참조하면, 트렌치(39)의 내부 표면을 포함하는 반도체기판(31)의 표면에 게이트산화막(41)을 형성한다. 그리고, 게이트산화막(41) 및 필드산화막(33) 상에 다결정실리콘층(43)과 금속층(45)을 CVD 방법으로 순차적으로 증착한다. 상기에서 다결정실리콘층(43)은 불순물이 도핑되며, 금속층(45)은 텅스텐, 몰리브덴, 탄탈륨 또는 티타늄 등의 고융점 금속으로 형성되며 트렌치(39)를 채운다.
반도체기판(31)의 표면 상의 금속층(45), 다결정실리콘층(43) 및 게이트산화막(41)을 반도체기판(31)의 표면 및 필드산화막(33)이 노출되도록 RIE 또는 CMP 방법으로 제거한다. 이 때, 금속층(45) 및 다결정실리콘층(43)은 트렌치(33) 내부에만 잔류되어 2층 구조의 게이트(47)를 이룬다. 그리고, 게이트(47) 양측의 불순물영역(37)은 소오스 및 드레인영역이 되며, 불순물영역(37) 사이의 게이트(47) 하부는 채널영역이 된다.
도 2d를 참조하면, 반도체기판(31) 상에 필드산화막(33)과 게이트(47)를 덮도록 질화실리콘과 산화실리콘을 순차적으로 증착하여 캡층(49) 및 층간절연층(51)을 형성한다. 층간절연층(51) 및 캡층(49)을 포토리쏘그래피 방법으로 순차적으로 패터닝하여 불순물영역(37)을 노출시키는 접촉홀(53)을 형성한다.
층간절연층(51) 상에 접촉홀(53)을 채워 불순물영역(37)과 접촉되도록 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한다. 그리고, 다결정실리콘을 RIE 또는 CMP하여 층간절연층(51)의 표면을 노출시킨다. 이 때, 다결정실리콘은 접촉홀(53)내에만 잔류되어 플러그(55)로 이용된다. 상기에서 플러그(55)를 형성할 때 층간절연층(51)이 노출되어 접촉홀(53) 내에만 형성되므로 다결정실리콘의 잔류로 인한 브리지 현상이 발생되지 않아 인접하는 트랜지스터와 전기적으로 연결되지 않는다.
상술한 플러그(55)는, 도시되지는 않았지만, 이 후 공정에서, 비트라인과 접촉되거나, 또는, 이후에 형성될 다른 플러그를 통해 커패시터의 스토리지전극과 접촉되어 전기적으로 연결된다.
상술한 바와 같이 본 발명은 게이트를 트렌치 내부에 형성하고, 반도체기판 상에 필드산화막을 덮도록 캡층과 층간절연층을 형성한다. 그리고, 층간절연층과 캡층을 패터닝하여 불순물영역을 노출시키는 접촉홀을 형성하고, 이 접촉홀 내에 플러그를 형성한다.
따라서, 본 발명은 플러그를 형성할 때 층간절연층 상에 다결정실리콘의 잔유물이 없도록 하므로 브리지 현상이 발생되지 않아 인접하는 트랜지스터와 전기적으로 연결되는 것을 방지하는 잇점이 있다.

Claims (5)

  1. 제 1 도전형의 반도체기판의 소정 부분에 활성영역을 한정하는 필드산화막을 형성하는 공정과,
    상기 반도체기판에 제 2 도전형의 불순물을 저농도로 도핑하여 불순물영역을 한정하는 공정과,
    상기 반도체기판과 필드산화막에 걸처 불순물영역 보다 깊도록 길게 패터닝하여 트렌치를 형성하는 공정과,
    상기 트렌치의 내부 표면을 포함하는 반도체기판의 표면에 게이트산화막을 형성하는 공정과,
    상기 게이트산화막 및 필드산화막상에 다결정실리콘과 금속층을 상기 트렌치를 채우도록 증착하는 공정과,
    상기 금속층과 다결정실리콘 및 게이트산화막을 상기 반도체기판의 표면과 필드산화막이 노출되도록 순차적으로 제거하여 금속층과 다결정실리콘으로 이루어진 게이트를 형성하는 공정과,
    상기 반도체기판상에 상기 필드산화막과 게이트를 덮는 절연층을 형성하고 상기 절연층을 패터닝하여 상기 불순물영역을 노출시키는 접촉홀을 형성하는 공정 및,
    상기 접촉홀내에 불순물영역과 접촉되는 플러그를 형성하는 공정을 포함하여 구성되는 것을 특징으로하는 반도체장치의 제조방법.
  2. 제 1 에 있어서, 상기 트렌치를 1000 ∼ 2000Å의 깊이로 형성하는 것을 특징으로하는 반도체장치의 제조방법.
  3. 삭제
  4. 제 1 에 있어서, 상기 금속층과 다결정실리콘 및 게이트산화막을 RIE 또는 CMP 방법으로 제거하는 것을 특징으로하는 반도체장치의 제조방법.
  5. 제 1 에 있어서, 상기 플러그를 상기 층간절연층상에 상기 접촉홀을 채워 상기 불순물영역과 접촉되도록 불순물이 도핑된 다결정실리콘을 증착하고 상기 층간절연층이 노출되도록 상기 다결정실리콘을 RIE 또는 CMP 방법으로 제거하는 것을 특징으로하는 반도체장치의 제조방법.
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