JP4197576B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルの製造方法に係わり、特に、高濃度ＤＲＡＭセルによる自己整合トレンチキャパシタのキャッピングプロセスに関する。
【０００２】
【従来の技術】
図１７（ａ）は、２５６ＭビットＤＲＡＭのトレンチキャパシタを示す。このトレンチキャパシタは、トレンチ１０１を備えた基板１００を有する。トレンチ１０１の充填物は多結晶シリコン１０２である。トレンチ１０１の上方近傍にカラー酸化膜１０３が設けられている。カラー酸化膜１０３の側面は拡散領域１１４に開放されている。この拡散領域１１４は、ＭＯＳトランジスタのドレイン領域を形成する拡散領域１１３と接続されている。ＭＯＳトランジスタ１１６は、ゲート１１５、ゲート酸化膜１０５、ソース拡散領域１１２をさらに有する。ワード線１０９はゲート１１５と接続され、ＳＴＩ領域１０７は他のトレンチからトレンチ１０１を絶縁する。多結晶シリコン１０２の上方は、ＳＴＩ１０７を包含するためのシリコンナイトライド層１０６と境界を接する。シリコンナイトライド層１０６はＳＴＩライナーと呼ばれる。酸化膜１０４は、多結晶シリコン１０２とシリコンナイトライド層１０６との間のバッファとして働く。ＳＴＩ１０７の上方において、ワード線１１０は、トレンチ１０２に形成されたキャパシタの動作に影響を与えることなく通過する。
【０００３】
ＳＴＩのトータルの高さは、３００ｎｍ（表面下は２５０ｎｍ、表面上は５０ｎｍ）である。
【０００４】
【発明が解決しようとする課題】
シリコンナイトライド層１０６の形成において、この層は従来の製造工程を用いて堆積され、エッチバックされる（簡略化のため図示せず）。しかし、エッチバックのとき、シリコン１００、酸化膜１０４、１０５、シリコンナイトライド（ＳＴＩライナー層）１０６、ＳＴＩ埋め込み層１０７のエッチングレートが異なるため、プロセス中のデバイスの表面は平坦にならない。図１７（ｂ）は平面でない構造の詳細を示す。図１７（ｂ）は図１７（ａ）の１７−１７線に沿った断面図である。図１７（ｂ）に示すように、ＳＴＩ領域は多結晶シリコントレンチ２０１の窪みから形成される。トレンチ２０１の側面のライニング材は酸化膜２０２である。シリコンナイトライド層２０３（トレンチ上のキャッピング膜とも呼ばれる）は酸化膜２０２上に形成される。ＳＴＩ埋め込み層２０４はトレンチライナー２０３によって境界が形成されて残留する領域を埋め込む。上述するように、堆積後にウエハを処理すると、表面は平坦にならない。少なくとも１つの原因であるＳＴＩ２０４、酸化膜２０２、トレンチライナー２０３のエッチングレートが違うため、トレンチライナー２０３の端部が、周囲の材料（酸化膜２２５０２とＳＴＩ埋め込み層２０４）の窪みより上に突出する。ウエハの表面が平坦にならない結果、リソグラフィ技術によりウエハの表面に適切に焦点を合わすことができない。さらに、酸化膜１０４により、トレンチキャパシタの多結晶シリコンノード１０２の表面の上部が侵食される。トレンチライナー２０３の端部が上方に突出しているため、均一にＳＴＩ端部の形状を制御することが困難である。この形状は、トランジスタのしきい値電圧に影響する。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、トレンチライナーの端部が酸化膜やＳＴＩ埋め込み層から突出せず、ウエハ表面を平坦化することが可能な半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明のキャッピングプロセスは、トレンチキャパシタの形成中にシリコンナイトライドパッドを堆積する。パッドの堆積後、このパッドが下に存在するトレンチとアクセスするためにパターニングされる。ウエハ表面周囲の下方におけるトレンチの表面上に窪みを形成するため、上面がエッチングされる。次に、トレンチの表面上の窪みにトレンチキャッピングのシリコンナイトライドが堆積される。通過ワード線で覆われたトレンチの側壁は、ＳＴＩを形成するために深くエッチングされる。トレンチの露出された表面は、バッファを形成するために酸化され、残存する部分はＳＴＩ埋め込み層により充填される。ウエハの表面は、ウエハの表面を平坦にするため、エッチングバック又はＣＭＰ（化学的機械研磨）により処理される。シリコンナイトライドのパッドが除去され、ウエハ表面が露出される。最後に、ゲート酸化膜が成長され又は堆積され、ゲート電極が形成される。
【０００７】
本発明の他の実施例においては、トレンチキャップを堆積する前にトレンチの表面を酸化してもよい。この酸化によって、シリコンナイトライドのトレンチキャップとトレンチの多結晶シリコンとの間のバッファが形成される。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【０００９】
以下、本発明のウエハの基板及び基板処理方法について詳細に説明する。ここで、基板とは、半導体ウエハ及び（又は）エピタキシャル成長されたシリコン層、シリコン酸化膜、又は堆積された他の金属層である。例えば、ＭＯＳトランジスタが基板に形成されるとき、この基板は、本来のシリコンウエハ上にエピタキシャル成長されたシリコン層を有してもよい。一般的に、基板とは、通常、ウエハ及びその上に形成された構造物を意味する。
【００１０】
図１に示すように、ＤＲＡＭセル５００は、トレンチキャパシタ２５５とトランスファゲート２６０とを有する。トレンチキャパシタ２５５は、第１のＮ＋型多結晶シリコン埋め込み層３０２Ａ、第２の多結晶シリコン埋め込み層３０２Ｂ、カラー酸化膜３０３を有する。トランスファゲート２６０は、Ｐウェル２７５内に形成されたＮ型ソース・ドレイン領域及びドレイン・ソース領域５０２と、ソース・ドレイン領域５０２とドレイン・ソース領域５０２との間のチャネル領域から絶縁して離間されたタングステンシリコン／多結晶シリコンゲート３１３とを有する。埋め込み層３１１からなるＳＴＩ（Shallow Trench Isolation）構造により、ＤＲＡＭセル５００は、隣接したＤＲＡＭセル及び通過ワード線３１４と電気的に分離される。通過ワード線３１４はタングステンシリコン／多結晶シリコン構造である。拡散領域５０３は、第３の多結晶シリコン埋め込み層３０２ＣとＭＯＳトランスファゲート２６０のドレイン・ソース領域５０２とを電気的に接続する。この拡散領域５０３は、ストレージトレンチの高濃度の多結晶シリコン埋め込み層からＰウェル２７５に外方拡散イオン注入をすることにより形成される。拡散領域５０３と第３の多結晶シリコン埋め込み層３０２Ｃは、トランスファゲート２６０にトレンチキャパシタ２５５を接続するための埋め込みストラップを構成する。
【００１１】
図２乃至図４を参照して、ＤＲＡＭセル５００の製造方法について以下に説明する。図２（ａ）に示すように、メモリセルアレイのためのＰウェルが形成される予定の領域の下方に燐をイオン注入することにより、Ｐ型の半導体基板３００内に埋め込みＮウェル２４８が形成される。尚、埋め込みＮウェルは、他の方法として例えばＮ型半導体基板にＰウェルを注入したり、エピタキシャル成長させることにより形成してもよい。例えば、半導体基板３００上に熱成長された約１０ｎｍの膜厚を有する薄い酸化層３０４の表面に、約０．２μｍの膜厚を有するシリコンナイトライド層３２０が、ＣＶＤ（Chemical Vapor Deposition）により形成される。酸化層３０４とシリコンナイトライド層３２０がパターニングされ、エッチングされて、トレンチ３０１をエッチングするためのマスクが形成される。
【００１２】
図２（ｂ）に示すように、等方性エッチングプロセスにより、トレンチ３０１が約７μｍの深さにエッチングされる。ストレージノードトレンチ３０１がエッチングされた後、トレンチ３０１の下部から砒素を外方拡散することにより、Ｎ型キャパシタプレート５０１が形成される。これは例えば砒素が注入されたガラス層を堆積し、この砒素が注入されたガラス層をエッチングしてトレンチ３０１の底部のみに残し、この後、アニール処理して砒素を外方拡散してもよい。酸化ナイトライド（ＯＮ）層又はナイトライド酸化（ＮＯ）層のようなストレージノード誘電層（図示せず）がトレンチ３０１内に形成される。誘電層が形成された後、Ｎ＋型多結晶シリコンのようなイオンが注入された第１の導電材でトレンチ３０１を埋め込むことにより、第１の導電領域が形成される。この埋め込み工程は、例えばシラン又はジシランを用いたＣＶＤにより実施してもよい。Ｎ＋型多結晶シリコンは、等方性のエッチングプロセスを用いて、トレンチ３０１内の第１レベルまでエッチバックされ、図３（ａ）に示す第１トレンチ埋め込み層３０２Ａが形成される。第１トレンチ埋め込み層３０２Ａのレベルは、例えば半導体基板３００の表面から下方に約１．０μｍである。図３（ａ）に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）又はＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によるＴＥＯＳを用いて、Ｎ＋型多結晶シリコンのエッチバックにより開口されたトレンチ３０１の部分の側壁にカラー酸化膜３０３が形成される。
【００１３】
第２の導電材でトレンチ３０１の残りを埋め込むことにより、第２の導電領域が形成される。この第２の導電材は、例えば、Ｎ＋型多結晶シリコン又はイオン注入されていない多結晶シリコンでもよく、ＣＶＤにより形成してもよい。図３（ｂ）に示すように、カラー酸化膜３０３によって半導体基板から絶縁された第２のトレンチ埋め込み層３０２Ｂを形成するため、トレンチ３０１内の第２のレベルまで第２の導電材とカラー酸化膜３０３がエッチバックされる。次の製造工程で形成される埋め込みストラップの深さは、第２の導電材とカラー酸化膜３０３のエッチバックの制御により規定される。第２のトレンチ埋め込み層３０２Ｂは、半導体基板３００の表面から下方に約０．１μｍまでエッチバックされる。トレンチ３０１の自然酸化膜が除去される。特に、第２のトレンチ埋め込み層３０２Ｂの表面上及びトレンチ３０１の側面の自然酸化膜が除去される。この自然酸化膜が除去された部分を通じて、後に埋め込みストライプヘ不純物が外方拡散により導入される。この自然酸化膜の除去は、例えば、８５０℃以上の温度の水素雰囲気でプリベークしてもよい。
【００１４】
カラー酸化膜３０３及び第２の導電材のエッチバックにより開口されたトレンチ３０１の部分は、図４に示すように、第３の導電材３０２Ｃにより埋め込まれる。この第３の導電材３０２Ｃは、例えば、ＣＶＤにより堆積されたイオン注入されていない多結晶シリコンでもよい。
【００１５】
図５は、トレンチ３０１が形成された半導体基板３００を示す。このトレンチ３０１は、多結晶シリコン３０２Ａ、Ｂ、Ｃ（一括して多結晶シリコン３０２を示す）で埋め込まれている。前記多結晶シリコン３０２Ｃの部分が、シリコン基板の表面から下方に約５０ｎｍ例えばエッチングされる。このプロセスにより、図５に示すキャビティ（窪み）３０７が形成される。このプロセスにはどのような種類のエッチャントを用いてもよい。しかし、次の図６に示すように、等方性エッチングによれば、なめらかにラウンドされたコーナーが形成されるため、トレンチキャッピング層を均一に堆積することができる。異方性エッチングは、窪み３０２Ｃに横方向のエッチングが起こることを防止できるなどいくつかの利点を有している。
【００１６】
図６に示すように、パッド３２０上、開口３０６の側面、キャビティ３０７の表面にトレンチキャッピングナイトライド３０８が堆積される。例えばシリコンナイトライド堆積技術としては、５乃至５０ｎｍの膜厚で、約７００℃のＬＰＣＶＤ又は約５０℃のＰＥＣＶＤが適用される。
【００１７】
次に、ＳＴＩ埋め込み層のキャビティが形成される。公知の技術により、レジストが堆積され、露光され、不要な部分が除去される。次に、図７に示すように、キャビティ３０９を形成するために、ウエハがエッチングされる。例えば、エッチング時間は３分で、ＮＦ3ガスを含む材料により処理される。
【００１８】
ＳＴＩトレンチキャビティは、後述するＳＴＩ埋め込み層３１１によって、多結晶シリコン３０２と分離される。図８に示すように、分離を向上するために、露出されたトレンチは保護酸化層３１０を形成するために酸化される。例えば、１０ｎｍの保護酸化層３１０を形成するための酸化時間は約５分である。
【００１９】
図９に示すように、キャビティはＳＴＩ埋め込み層３１１で埋め込まれる。ウエハ表面にＣＭＰ（ Chemical Mechanical Polish）を適用してもよい。図１０に示すように、ＣＭＰはウエハ表面を平坦化する。図１１に示すように、パッド３２０を除去するために、ホット燐酸溶液で１２０秒間処理してもよい。この際、酸化層３０４はダメージを受ける。このため、酸化層３０４は公知の技術により除去され、再び形成される。
【００２０】
ＳＴＩ３１１は、酸化膜３０４を平坦化するためにエッチングされていない。この比較的厚いＳＴＩ埋め込み層３１１は、通過ワード線（後述する図１３に示す３１４）と多結晶シリコン３０２の分離を大きくする。
【００２１】
図１２は、図１１の１２−１２線に沿った断面図を示す。矢印Ａによって強調された円内に示すように、ＳＴＩ端部のコーナーの形状は、ナイトライド層が突出することなく、滑らかになっている。
【００２２】
図１３は、その後のゲート酸化膜３１２の形成及びゲート電極３１３、３１４の堆積を示している。ここで、シリコンナイトライドのトレンチライナー３０８の端部は平坦化されている。この平坦構造は、図１７（ａ）、図１７（ｂ）に示す好ましくない非平坦部分を除去したものである。上記プロセスでゲート酸化膜３０４はダメージを受ける。このため、ゲート酸化膜は公知の技術で除去され、再度形成される。
【００２３】
図１４は、トレンチ７０１、７０２の上面図を示す。アクティブワード線７０６は、埋め込みストラップ７０３を介して、トレンチ７０２におけるキャパシタのストレージノードに接続される。トレンチ上部のキャッピング膜は、ハッチング部分７０４によって示されている。通過ワード線７０５はトレンチ７０２の上部に存在する。
【００２４】
図１５は、本発明の他の実施例を示す。図１５において、酸化膜６０１は、多結晶シリコン３０２の表面上を劣化から保護するため、図５に示すエッチング工程後に形成される。酸化膜６０１の膜厚は５０乃至２００Åである。
【００２５】
図１６は、酸化膜６０１上にシリコンナイトライドキャッピング層６０２を堆積した状態を示している。ここで、キャッピング層６０２の膜厚は５０乃至２００Åである。また、キャッピング層６０２（３０８）の膜厚は、５００Å以上増加してもよい。この膜厚を増加することにより、下層の多結晶シリコンからＳＴＩ埋め込み層をさらに絶縁できるため有利である。また、ナイトライド層の膜厚を厚くすることにより、トレンチの開口が小さくなる。フォトレジストのコーティング工程を比較的容易に行えるため、小さな開口は、アクティブ領域のパターニングにおいて良好なリソグラフィを行うことができる。
【００２６】
さらに、ナイトライドキャッピング層は酸化ナイトライド層でもよい。これは、前記ＰＣＶＤを用いて７８０℃で形成される。酸化ナイトライド層を用いることにより、多大なストレスを低減できる。本発明の利点の一つは、キャッピングナイトライド膜が周辺回路領域には存在せず、トレンチ上のみに存在することである。
【００２７】
上記実施例によれば、ＳＴＩ埋め込み層３１１を堆積する前にトレンチキャッピングナイトライド３０８及びシリコンナイトライド層３２０を除去している。したがって、トレンチキャッピングナイトライド３０８の端部が、ゲート酸化膜３１２及びＳＴＩ埋め込み層３１１の端部より上に突出せず、ウエハの表面を平坦化できる。このため、後の工程において、リソグラフィ技術によりウエハの表面に適切に焦点を合わすことができる。
【００２８】
また、トレンチキャッピングナイトライド３０８の端部が上方に突出していないため、ＳＴＩ端部の形状を均一に制御することができる。したがって、トランジスタのしきい値電圧の制御に影響を与えない利点を有している。
【００２９】
上記のように、本発明は、特定工程を省略した実施例を参照して説明してきた。本発明は望ましい実施例をあげて説明したが、この技術の当業者が認識できる種々の変形例、実施例、又は種々の発明は、本発明の特性や適用範囲内で実施することが可能である。
【００３０】
【発明の効果】
以上、詳述したように本発明によれば、トレンチライナーの端部が酸化膜やＳＴＩ埋め込み層から突出せず、ウエハ表面を平坦化することが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施例による完成されたトレンチキャパシタメモリセルを示す。
【図２】本発明の実施例で用いられるトレンチキャパシタを形成するためのプロセスを示す。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】本発明の実施例によるキャッピング技術を示す工程図。
【図６】図５に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図７】図６に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図８】図７に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図９】図８に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図１０】図９に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図１１】図１０に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図１２】図１１に示す１２−１２線に沿った本発明の実施例によるトレンチキャッピング構造を示す図。
【図１３】本発明の実施例によるキャッピング技術を示す工程図。
【図１４】本発明によるメモリセルの上面図。
【図１５】本発明の他の実施例による追加プロセス工程を示す。
【図１６】図１４に続く、本発明の他の実施例による追加プロセス工程を示す。
【図１７】従来のトレンチキャッピング構造を示す。
【符号の説明】
２５５…トレンチキャパシタ、
２６０…トランスファゲート、
２７５…Ｐウェル、
３００…半導体基板、
３０１…トレンチ、
３０７…キャビティ（窪み）、
３０８…トレンチキャッピングナイトライド、
３１０…保護酸化層、
３１１…ＳＴＩ埋め込み層、
３１３…タングステンシリコン／多結晶シリコンゲート、
３１４…通過ワード線、
３２０…シリコンナイトライド層、
６０１…酸化膜、
６０２…シリコンナイトライドキャッピング層。
【発明の属する技術分野】
本発明は、メモリセルの製造方法に係わり、特に、高濃度ＤＲＡＭセルによる自己整合トレンチキャパシタのキャッピングプロセスに関する。
【０００２】
【従来の技術】
図１７（ａ）は、２５６ＭビットＤＲＡＭのトレンチキャパシタを示す。このトレンチキャパシタは、トレンチ１０１を備えた基板１００を有する。トレンチ１０１の充填物は多結晶シリコン１０２である。トレンチ１０１の上方近傍にカラー酸化膜１０３が設けられている。カラー酸化膜１０３の側面は拡散領域１１４に開放されている。この拡散領域１１４は、ＭＯＳトランジスタのドレイン領域を形成する拡散領域１１３と接続されている。ＭＯＳトランジスタ１１６は、ゲート１１５、ゲート酸化膜１０５、ソース拡散領域１１２をさらに有する。ワード線１０９はゲート１１５と接続され、ＳＴＩ領域１０７は他のトレンチからトレンチ１０１を絶縁する。多結晶シリコン１０２の上方は、ＳＴＩ１０７を包含するためのシリコンナイトライド層１０６と境界を接する。シリコンナイトライド層１０６はＳＴＩライナーと呼ばれる。酸化膜１０４は、多結晶シリコン１０２とシリコンナイトライド層１０６との間のバッファとして働く。ＳＴＩ１０７の上方において、ワード線１１０は、トレンチ１０２に形成されたキャパシタの動作に影響を与えることなく通過する。
【０００３】
ＳＴＩのトータルの高さは、３００ｎｍ（表面下は２５０ｎｍ、表面上は５０ｎｍ）である。
【０００４】
【発明が解決しようとする課題】
シリコンナイトライド層１０６の形成において、この層は従来の製造工程を用いて堆積され、エッチバックされる（簡略化のため図示せず）。しかし、エッチバックのとき、シリコン１００、酸化膜１０４、１０５、シリコンナイトライド（ＳＴＩライナー層）１０６、ＳＴＩ埋め込み層１０７のエッチングレートが異なるため、プロセス中のデバイスの表面は平坦にならない。図１７（ｂ）は平面でない構造の詳細を示す。図１７（ｂ）は図１７（ａ）の１７−１７線に沿った断面図である。図１７（ｂ）に示すように、ＳＴＩ領域は多結晶シリコントレンチ２０１の窪みから形成される。トレンチ２０１の側面のライニング材は酸化膜２０２である。シリコンナイトライド層２０３（トレンチ上のキャッピング膜とも呼ばれる）は酸化膜２０２上に形成される。ＳＴＩ埋め込み層２０４はトレンチライナー２０３によって境界が形成されて残留する領域を埋め込む。上述するように、堆積後にウエハを処理すると、表面は平坦にならない。少なくとも１つの原因であるＳＴＩ２０４、酸化膜２０２、トレンチライナー２０３のエッチングレートが違うため、トレンチライナー２０３の端部が、周囲の材料（酸化膜２２５０２とＳＴＩ埋め込み層２０４）の窪みより上に突出する。ウエハの表面が平坦にならない結果、リソグラフィ技術によりウエハの表面に適切に焦点を合わすことができない。さらに、酸化膜１０４により、トレンチキャパシタの多結晶シリコンノード１０２の表面の上部が侵食される。トレンチライナー２０３の端部が上方に突出しているため、均一にＳＴＩ端部の形状を制御することが困難である。この形状は、トランジスタのしきい値電圧に影響する。
【０００５】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、トレンチライナーの端部が酸化膜やＳＴＩ埋め込み層から突出せず、ウエハ表面を平坦化することが可能な半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明のキャッピングプロセスは、トレンチキャパシタの形成中にシリコンナイトライドパッドを堆積する。パッドの堆積後、このパッドが下に存在するトレンチとアクセスするためにパターニングされる。ウエハ表面周囲の下方におけるトレンチの表面上に窪みを形成するため、上面がエッチングされる。次に、トレンチの表面上の窪みにトレンチキャッピングのシリコンナイトライドが堆積される。通過ワード線で覆われたトレンチの側壁は、ＳＴＩを形成するために深くエッチングされる。トレンチの露出された表面は、バッファを形成するために酸化され、残存する部分はＳＴＩ埋め込み層により充填される。ウエハの表面は、ウエハの表面を平坦にするため、エッチングバック又はＣＭＰ（化学的機械研磨）により処理される。シリコンナイトライドのパッドが除去され、ウエハ表面が露出される。最後に、ゲート酸化膜が成長され又は堆積され、ゲート電極が形成される。
【０００７】
本発明の他の実施例においては、トレンチキャップを堆積する前にトレンチの表面を酸化してもよい。この酸化によって、シリコンナイトライドのトレンチキャップとトレンチの多結晶シリコンとの間のバッファが形成される。
【０００８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【０００９】
以下、本発明のウエハの基板及び基板処理方法について詳細に説明する。ここで、基板とは、半導体ウエハ及び（又は）エピタキシャル成長されたシリコン層、シリコン酸化膜、又は堆積された他の金属層である。例えば、ＭＯＳトランジスタが基板に形成されるとき、この基板は、本来のシリコンウエハ上にエピタキシャル成長されたシリコン層を有してもよい。一般的に、基板とは、通常、ウエハ及びその上に形成された構造物を意味する。
【００１０】
図１に示すように、ＤＲＡＭセル５００は、トレンチキャパシタ２５５とトランスファゲート２６０とを有する。トレンチキャパシタ２５５は、第１のＮ＋型多結晶シリコン埋め込み層３０２Ａ、第２の多結晶シリコン埋め込み層３０２Ｂ、カラー酸化膜３０３を有する。トランスファゲート２６０は、Ｐウェル２７５内に形成されたＮ型ソース・ドレイン領域及びドレイン・ソース領域５０２と、ソース・ドレイン領域５０２とドレイン・ソース領域５０２との間のチャネル領域から絶縁して離間されたタングステンシリコン／多結晶シリコンゲート３１３とを有する。埋め込み層３１１からなるＳＴＩ（Shallow Trench Isolation）構造により、ＤＲＡＭセル５００は、隣接したＤＲＡＭセル及び通過ワード線３１４と電気的に分離される。通過ワード線３１４はタングステンシリコン／多結晶シリコン構造である。拡散領域５０３は、第３の多結晶シリコン埋め込み層３０２ＣとＭＯＳトランスファゲート２６０のドレイン・ソース領域５０２とを電気的に接続する。この拡散領域５０３は、ストレージトレンチの高濃度の多結晶シリコン埋め込み層からＰウェル２７５に外方拡散イオン注入をすることにより形成される。拡散領域５０３と第３の多結晶シリコン埋め込み層３０２Ｃは、トランスファゲート２６０にトレンチキャパシタ２５５を接続するための埋め込みストラップを構成する。
【００１１】
図２乃至図４を参照して、ＤＲＡＭセル５００の製造方法について以下に説明する。図２（ａ）に示すように、メモリセルアレイのためのＰウェルが形成される予定の領域の下方に燐をイオン注入することにより、Ｐ型の半導体基板３００内に埋め込みＮウェル２４８が形成される。尚、埋め込みＮウェルは、他の方法として例えばＮ型半導体基板にＰウェルを注入したり、エピタキシャル成長させることにより形成してもよい。例えば、半導体基板３００上に熱成長された約１０ｎｍの膜厚を有する薄い酸化層３０４の表面に、約０．２μｍの膜厚を有するシリコンナイトライド層３２０が、ＣＶＤ（Chemical Vapor Deposition）により形成される。酸化層３０４とシリコンナイトライド層３２０がパターニングされ、エッチングされて、トレンチ３０１をエッチングするためのマスクが形成される。
【００１２】
図２（ｂ）に示すように、等方性エッチングプロセスにより、トレンチ３０１が約７μｍの深さにエッチングされる。ストレージノードトレンチ３０１がエッチングされた後、トレンチ３０１の下部から砒素を外方拡散することにより、Ｎ型キャパシタプレート５０１が形成される。これは例えば砒素が注入されたガラス層を堆積し、この砒素が注入されたガラス層をエッチングしてトレンチ３０１の底部のみに残し、この後、アニール処理して砒素を外方拡散してもよい。酸化ナイトライド（ＯＮ）層又はナイトライド酸化（ＮＯ）層のようなストレージノード誘電層（図示せず）がトレンチ３０１内に形成される。誘電層が形成された後、Ｎ＋型多結晶シリコンのようなイオンが注入された第１の導電材でトレンチ３０１を埋め込むことにより、第１の導電領域が形成される。この埋め込み工程は、例えばシラン又はジシランを用いたＣＶＤにより実施してもよい。Ｎ＋型多結晶シリコンは、等方性のエッチングプロセスを用いて、トレンチ３０１内の第１レベルまでエッチバックされ、図３（ａ）に示す第１トレンチ埋め込み層３０２Ａが形成される。第１トレンチ埋め込み層３０２Ａのレベルは、例えば半導体基板３００の表面から下方に約１．０μｍである。図３（ａ）に示すように、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）又はＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によるＴＥＯＳを用いて、Ｎ＋型多結晶シリコンのエッチバックにより開口されたトレンチ３０１の部分の側壁にカラー酸化膜３０３が形成される。
【００１３】
第２の導電材でトレンチ３０１の残りを埋め込むことにより、第２の導電領域が形成される。この第２の導電材は、例えば、Ｎ＋型多結晶シリコン又はイオン注入されていない多結晶シリコンでもよく、ＣＶＤにより形成してもよい。図３（ｂ）に示すように、カラー酸化膜３０３によって半導体基板から絶縁された第２のトレンチ埋め込み層３０２Ｂを形成するため、トレンチ３０１内の第２のレベルまで第２の導電材とカラー酸化膜３０３がエッチバックされる。次の製造工程で形成される埋め込みストラップの深さは、第２の導電材とカラー酸化膜３０３のエッチバックの制御により規定される。第２のトレンチ埋め込み層３０２Ｂは、半導体基板３００の表面から下方に約０．１μｍまでエッチバックされる。トレンチ３０１の自然酸化膜が除去される。特に、第２のトレンチ埋め込み層３０２Ｂの表面上及びトレンチ３０１の側面の自然酸化膜が除去される。この自然酸化膜が除去された部分を通じて、後に埋め込みストライプヘ不純物が外方拡散により導入される。この自然酸化膜の除去は、例えば、８５０℃以上の温度の水素雰囲気でプリベークしてもよい。
【００１４】
カラー酸化膜３０３及び第２の導電材のエッチバックにより開口されたトレンチ３０１の部分は、図４に示すように、第３の導電材３０２Ｃにより埋め込まれる。この第３の導電材３０２Ｃは、例えば、ＣＶＤにより堆積されたイオン注入されていない多結晶シリコンでもよい。
【００１５】
図５は、トレンチ３０１が形成された半導体基板３００を示す。このトレンチ３０１は、多結晶シリコン３０２Ａ、Ｂ、Ｃ（一括して多結晶シリコン３０２を示す）で埋め込まれている。前記多結晶シリコン３０２Ｃの部分が、シリコン基板の表面から下方に約５０ｎｍ例えばエッチングされる。このプロセスにより、図５に示すキャビティ（窪み）３０７が形成される。このプロセスにはどのような種類のエッチャントを用いてもよい。しかし、次の図６に示すように、等方性エッチングによれば、なめらかにラウンドされたコーナーが形成されるため、トレンチキャッピング層を均一に堆積することができる。異方性エッチングは、窪み３０２Ｃに横方向のエッチングが起こることを防止できるなどいくつかの利点を有している。
【００１６】
図６に示すように、パッド３２０上、開口３０６の側面、キャビティ３０７の表面にトレンチキャッピングナイトライド３０８が堆積される。例えばシリコンナイトライド堆積技術としては、５乃至５０ｎｍの膜厚で、約７００℃のＬＰＣＶＤ又は約５０℃のＰＥＣＶＤが適用される。
【００１７】
次に、ＳＴＩ埋め込み層のキャビティが形成される。公知の技術により、レジストが堆積され、露光され、不要な部分が除去される。次に、図７に示すように、キャビティ３０９を形成するために、ウエハがエッチングされる。例えば、エッチング時間は３分で、ＮＦ3ガスを含む材料により処理される。
【００１８】
ＳＴＩトレンチキャビティは、後述するＳＴＩ埋め込み層３１１によって、多結晶シリコン３０２と分離される。図８に示すように、分離を向上するために、露出されたトレンチは保護酸化層３１０を形成するために酸化される。例えば、１０ｎｍの保護酸化層３１０を形成するための酸化時間は約５分である。
【００１９】
図９に示すように、キャビティはＳＴＩ埋め込み層３１１で埋め込まれる。ウエハ表面にＣＭＰ（ Chemical Mechanical Polish）を適用してもよい。図１０に示すように、ＣＭＰはウエハ表面を平坦化する。図１１に示すように、パッド３２０を除去するために、ホット燐酸溶液で１２０秒間処理してもよい。この際、酸化層３０４はダメージを受ける。このため、酸化層３０４は公知の技術により除去され、再び形成される。
【００２０】
ＳＴＩ３１１は、酸化膜３０４を平坦化するためにエッチングされていない。この比較的厚いＳＴＩ埋め込み層３１１は、通過ワード線（後述する図１３に示す３１４）と多結晶シリコン３０２の分離を大きくする。
【００２１】
図１２は、図１１の１２−１２線に沿った断面図を示す。矢印Ａによって強調された円内に示すように、ＳＴＩ端部のコーナーの形状は、ナイトライド層が突出することなく、滑らかになっている。
【００２２】
図１３は、その後のゲート酸化膜３１２の形成及びゲート電極３１３、３１４の堆積を示している。ここで、シリコンナイトライドのトレンチライナー３０８の端部は平坦化されている。この平坦構造は、図１７（ａ）、図１７（ｂ）に示す好ましくない非平坦部分を除去したものである。上記プロセスでゲート酸化膜３０４はダメージを受ける。このため、ゲート酸化膜は公知の技術で除去され、再度形成される。
【００２３】
図１４は、トレンチ７０１、７０２の上面図を示す。アクティブワード線７０６は、埋め込みストラップ７０３を介して、トレンチ７０２におけるキャパシタのストレージノードに接続される。トレンチ上部のキャッピング膜は、ハッチング部分７０４によって示されている。通過ワード線７０５はトレンチ７０２の上部に存在する。
【００２４】
図１５は、本発明の他の実施例を示す。図１５において、酸化膜６０１は、多結晶シリコン３０２の表面上を劣化から保護するため、図５に示すエッチング工程後に形成される。酸化膜６０１の膜厚は５０乃至２００Åである。
【００２５】
図１６は、酸化膜６０１上にシリコンナイトライドキャッピング層６０２を堆積した状態を示している。ここで、キャッピング層６０２の膜厚は５０乃至２００Åである。また、キャッピング層６０２（３０８）の膜厚は、５００Å以上増加してもよい。この膜厚を増加することにより、下層の多結晶シリコンからＳＴＩ埋め込み層をさらに絶縁できるため有利である。また、ナイトライド層の膜厚を厚くすることにより、トレンチの開口が小さくなる。フォトレジストのコーティング工程を比較的容易に行えるため、小さな開口は、アクティブ領域のパターニングにおいて良好なリソグラフィを行うことができる。
【００２６】
さらに、ナイトライドキャッピング層は酸化ナイトライド層でもよい。これは、前記ＰＣＶＤを用いて７８０℃で形成される。酸化ナイトライド層を用いることにより、多大なストレスを低減できる。本発明の利点の一つは、キャッピングナイトライド膜が周辺回路領域には存在せず、トレンチ上のみに存在することである。
【００２７】
上記実施例によれば、ＳＴＩ埋め込み層３１１を堆積する前にトレンチキャッピングナイトライド３０８及びシリコンナイトライド層３２０を除去している。したがって、トレンチキャッピングナイトライド３０８の端部が、ゲート酸化膜３１２及びＳＴＩ埋め込み層３１１の端部より上に突出せず、ウエハの表面を平坦化できる。このため、後の工程において、リソグラフィ技術によりウエハの表面に適切に焦点を合わすことができる。
【００２８】
また、トレンチキャッピングナイトライド３０８の端部が上方に突出していないため、ＳＴＩ端部の形状を均一に制御することができる。したがって、トランジスタのしきい値電圧の制御に影響を与えない利点を有している。
【００２９】
上記のように、本発明は、特定工程を省略した実施例を参照して説明してきた。本発明は望ましい実施例をあげて説明したが、この技術の当業者が認識できる種々の変形例、実施例、又は種々の発明は、本発明の特性や適用範囲内で実施することが可能である。
【００３０】
【発明の効果】
以上、詳述したように本発明によれば、トレンチライナーの端部が酸化膜やＳＴＩ埋め込み層から突出せず、ウエハ表面を平坦化することが可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施例による完成されたトレンチキャパシタメモリセルを示す。
【図２】本発明の実施例で用いられるトレンチキャパシタを形成するためのプロセスを示す。
【図３】図２に続く製造工程を示す断面図。
【図４】図３に続く製造工程を示す断面図。
【図５】本発明の実施例によるキャッピング技術を示す工程図。
【図６】図５に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図７】図６に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図８】図７に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図９】図８に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図１０】図９に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図１１】図１０に続く、本発明の実施例によるキャッピング技術を示す工程図。
【図１２】図１１に示す１２−１２線に沿った本発明の実施例によるトレンチキャッピング構造を示す図。
【図１３】本発明の実施例によるキャッピング技術を示す工程図。
【図１４】本発明によるメモリセルの上面図。
【図１５】本発明の他の実施例による追加プロセス工程を示す。
【図１６】図１４に続く、本発明の他の実施例による追加プロセス工程を示す。
【図１７】従来のトレンチキャッピング構造を示す。
【符号の説明】
２５５…トレンチキャパシタ、
２６０…トランスファゲート、
２７５…Ｐウェル、
３００…半導体基板、
３０１…トレンチ、
３０７…キャビティ（窪み）、
３０８…トレンチキャッピングナイトライド、
３１０…保護酸化層、
３１１…ＳＴＩ埋め込み層、
３１３…タングステンシリコン／多結晶シリコンゲート、
３１４…通過ワード線、
３２０…シリコンナイトライド層、
６０１…酸化膜、
６０２…シリコンナイトライドキャッピング層。
Claims (6)
- 浅いキャパシタトレンチを分離するためのトレンチキャッピング層を平坦にする半導体装置の製造方法であって、
埋め込みトレンチの表面に窪みを形成するために半導体層の表面をエッチングする工程と、
前記窪み内にシリコンナイトライドからなるトレンチキャッピング膜を堆積する工程と、
ＳＴＩキャビティを形成するために前記トレンチ上の領域をパターニングする工程と、
前記パターニング工程によって露出された前記トレンチの領域を酸化する工程と、
前記ＳＴＩキャビティを埋め込む工程と、
余分な埋め込み層を除去する工程と、
前記埋め込みトレンチの上方に位置されたパッドを除去する工程とを含む半導体装置の製造方法。 - 前記余分な埋め込み層は、ケミカルエッチングにより除去されることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記余分な埋め込み層は、ＣＭＰにより除去されることを特徴とする請求項１記載の半導体装置の製造方法。
- 半導体メモリにおけるトレンチキャパシタを形成する半導体装置の製造方法であって、
埋め込みトレンチの表面に窪みを形成するために半導体層の表面をエッチングする工程と、
シリコンナイトライドからなるトレンチキャッピング膜を堆積する工程と、
ＳＴＩキャビティを形成するために前記トレンチ上の領域をパターニングする工程と、
前記パターニング工程によって露出された前記トレンチの領域を酸化する工程と、
前記ＳＴＩキャビティを埋め込む工程と、
余分な埋め込み層を除去する工程と、
前記トレンチの上方に位置されたパッドを除去する工程と
を含む半導体装置の製造方法。 - 前記埋め込みトレンチの上方にシリコンナイトライド層によりパッドを堆積する工程と、
前記トレンチの上方の領域を開口するために前記パッドをパターニングする工程と
を前記半導体層の表面をエッチングする工程の前にさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。 - 前記埋め込みトレンチの上方にシリコンナイトライド層によりパッドを堆積する工程と、
前記トレンチの上方の領域を開口するために前記パッドをパターニングする工程とを
前記半導体層の表面をエッチングする工程の前にさらに含むことを特徴とする請求項４記載の半導体装置の製造方法。
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