JP3943932B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、部分SOI基板を用いた半導体装置の製造方法に関するものであり、更に詳しくは、SOI(Silicon On Insulator)基板における一部の領域のシリコン層とBOX(Buried OXide)層を選択的に除去することにより、非SOI領域を形成した部分SOIウェーハのSOI領域と非SOI領域それぞれに素子を形成した半導体装置の製造方法に関する。
【0002】
【従来の技術】
SOI基板上にMOSFETを形成した構造は、高性能ロジックデバイスとして有望である。しかし、いわゆる基板浮遊効果のため、オフ状態となるべきゲート電圧であっても、ソース−ドレイン間電圧の条件によっては寄生MOSFETや寄生バイポーラトランジスタが動作してしまい、ソース−ドレイン間にリーク電流が流れることが知られている。このような特性は、例えばDRAMのメモリセル用トランジスタのように、リーク電流に対するスペックが厳しい用途にはリテンションの劣化等の問題を引き起こし好ましくない。また、DRAMのセンスアンプ回路では、基板浮遊効果によってペアトランジスタのしきい値電圧がずれるため、センスマージンも低下する。これらの問題により、SOI基板に高性能ロジック回路と同様なMOSFET構造でDRAMを形成するのは困難である。
【0003】
一方、高性能ロジック回路とDRAMを混載したデバイスの需要は大きく、SOI構造を用いて高性能化したロジックデバイスにDRAMを混載する技術の確立が望まれている。
【0004】
SOI領域と非SOI領域とを有する部分SOI基板は、例えばDRAM混載ロジックデバイス(embeded DRAM:eDRAM)のように、SOI基板とバルク基板の両方を必要とする回路に有用である。このような部分SOI基板の製造方法の1つに、SOI基板における埋め込み酸化物層(BOX層)上のシリコン層(SOI層と称す)とBOX層を選択的にエッチングして除去し、このエッチングした領域をシリコンで埋め戻す方法が考えられる。
【0005】
図33乃至図37はそれぞれ、従来の半導体装置の製造方法について説明するためのもので、部分SOI基板の製造工程を示す断面図である。図33において、11はSOI基板で、このSOI基板11は、張り合わせ法などにより、支持基板12、BOX層13及びSOI層14が積層されて形成される。
【0006】
次に、図34に示すように、上記SOI基板11におけるSOI層14を部分的に剥離する。引き続き、上記SOI層14を剥離した部分のBOX層13を剥離し、図35に示すように支持基板12の表面を露出させた開口部15を形成する。
【0007】
そして、図36に示すように、上記開口部15内の支持基板12上にシリコン層16を形成することにより非SOI領域を形成する。
【0008】
上述した方法で部分SOI基板を形成すると、図37に示すように、シリコン層16の形成界面16AにおけるSOI基板11の表面11Aからの距離Δ1は、SOI層14とBOX層13の厚さの和Δ2とほぼ等しく、現在のSOI基板11では0.3〜0.6μmほどである。
【0009】
しかしながら、上記のような製造方法で形成された非SOI領域に、トランジスタやDRAMのトレンチ型メモリセルを形成すると、デバイスの活性領域がシリコン層16の形成界面16Aを横切るため、リーク電流の増加やポーズ特性の劣化が大きく、所望の電気特性が得られない。
【0010】
図38は、DRAMのトレンチ型メモリセルMCの断面構成図であり、リーク電流の経路を示している。図38において、CTはセルトランジスタ、CCはセルキャパシタ(トレンチキャパシタ)、21はソース領域、22はドレイン領域、23はゲート電極、24はゲート絶縁膜、25は空乏層である。図示するように、セルトランジスタCTのソース,ドレイン領域21,22と空乏層25がシリコン層16の形成界面16Aを横切っている。
【0011】
上記セルトランジスタCTのオフ時には、ソース,ドレイン領域21,22間にリーク電流Ioffが流れる。また、ソース領域21と支持基板12間には接合リーク電流Ijが存在している。
【0012】
【発明が解決しようとする課題】
上記のように、従来の部分SOI基板を用いた半導体装置の製造方法は、リーク電流の増加やポーズ特性の劣化が大きいという問題があった。
【0013】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、リーク電流の増加やポーズ特性の劣化を低減できる部分SOI基板を用いた半導体装置の製造方法を提供することにある。
【0014】
【課題を解決するための手段】
この発明の一態様に係る半導体装置の製造方法は、張り合わせ法により、シリコン基板上に埋め込み酸化物層及びシリコン層を順次積層する工程と、エピタキシャルシリコン形成領域の前記シリコン層、前記酸化物層及びシリコン基板の一部を除去し、前記エピタキシャルシリコン形成領域の前記シリコン基板の上面の高さを前記エピタキシャルシリコン形成領域以外の前記シリコン基板の上面の高さより低く形成する工程と、前記エピタキシャルシリコン形成領域の前記シリコン基板の側面、前記埋め込み酸化物層の側面及び前記シリコン層の側面に側壁保護膜を形成する工程と、前記エピタキシャルシリコン形成領域の前記シリコン基板上に、上面が前記シリコン層の上面と同じ高さになるようエピタキシャルシリコン層を形成する工程と、前記エピタキシャルシリコン層と前記シリコン基板の上面との界面より上に活性領域が位置するよう、前記エピタキシャルシリコン層の上にセルトランジスタを、また前記界面の上下にわたり前記エピタキシャルシリコン層中にトレンチキャパシタを形成する工程とを具備する。
【0017】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
図1は、この発明の第1の実施の形態に係る半導体装置について説明するための断面構成図である。この図1では、DRAM(トレンチ型のメモリセル)とロジック回路を構成するMOSFETを混載する場合を例にとって示している。
【0018】
支持基板(シリコン基板)31上には、埋め込み酸化物層(BOX層)32が形成され、この埋め込み酸化物層32上には、シリコン層(SOI層)33が設けられてSOI領域が形成されている。一方、上記支持基板31の埋め込み酸化物層32が存在しない領域(非SOI領域)上には、エピタキシャルシリコン層34が形成されている。上記支持基板31と上記エピタキシャルシリコン層34との界面JSは、上記埋め込み酸化物層32の下面と実質的に等しくなっている。また、上記エピタキシャルシリコン層34の表面は、上記SOI層33の表面よりも低く、且つ埋め込み酸化物層32の上面よりも高くなっている。
【0019】
上記埋め込み酸化物層32が形成されているSOI領域には、ロジック回路を構成するMOSFET Qが形成され、上記埋め込み酸化物層32が形成されていない非SOI領域上にはDRAMのトレンチ型メモリセルMCが形成される。
【0020】
上記MOSFET Qは、SOI層33におけるSTI構造の素子分離領域35で区画された領域に形成されている。すなわち、SOI層33中にソース領域36とドレイン領域37が離隔して形成されている。これらソース,ドレイン領域36,37間のSOI層33上には、ゲート絶縁膜38が形成され、このゲート絶縁膜38上にゲート電極39が形成されている。
【0021】
一方、セルトランジスタCTとセルキャパシタ(トレンチキャパシタ)CCとからなるメモリセルMCは、エピタキシャルシリコン層34と支持基板31中に形成されている。上記支持基板31とエピタキシャルシリコン層34との接合部(破線JSで示す)近傍には埋め込みnウェル領域40が形成されている。このnウェル領域40上に形成されたpウェル領域41中には、セルトランジスタCTのソース領域42とドレイン領域43が離隔して形成されている。これらソース,ドレイン領域42,43間のエピタキシャルシリコン層34上には、ゲート絶縁膜44が形成され、このゲート絶縁膜44上にゲート電極45が形成されている。また、上記エピタキシャルシリコン層34には、上記ソース領域42に接してソース電極46が埋め込み形成され、ドレイン領域43側には素子分離領域47が埋め込まれている。上記ドレイン領域43と上記素子分離領域47との間には、バリッドストラップ(Buried Strap)48が設けられている。また、上記埋め込みnウェル領域40には、カラー酸化膜49が形成されている。そして、セルキャパシタCCのトレンチ内が、酸化膜を介在してポリシリコン層50で埋め込まれている。上記トレンチの周辺の支持基板31中には不純物拡散層51が形成されている。上記ポリシリコン層50は、セルキャパシタCCの一方の電極として働き、上記不純物拡散層51は他方の電極として働く。
【0022】
図1に示すように、エピタキシャルシリコン層34と支持基板31との界面JSは、カラー酸化膜49を横切るように、素子の活性領域、すなわちセルトランジスタCTにおけるソース,ドレイン領域42,43及びバリッドストラップ48、並びにセルキャパシタCCの不純物拡散層51を避けて形成されている。
【0023】
このような構成によれば、セルトランジスタCTのソース,ドレイン領域42,43としての不純物拡散層や空乏層、並びにセルキャパシタCCの不純物拡散層51が支持基板31とエピタキシャルシリコン層34の界面JSにかからない。これによって、リーク電流の増加やポーズ特性の劣化を低減でき、部分SOI基板の非SOI領域上に形成したデバイスの電気特性を向上できる。
【0024】
[第2の実施の形態]
図2は、この発明の第2の実施の形態に係る半導体装置について説明するための断面構成図である。この図2では、第1の実施の形態と同様に、DRAM(トレンチ型のメモリセル)とロジック回路を構成するMOSFETを混載する場合を例にとって示している。
【0025】
支持基板(シリコン基板)31上には、埋め込み酸化物層(BOX層)32が形成され、この埋め込み酸化物層32上には、シリコン層(SOI層)33が設けられてSOI領域が形成されている。一方、上記支持基板31の埋め込み酸化物層32が存在しない領域(非SOI領域)上には、エピタキシャルシリコン層34が形成されている。上記支持基板31と上記エピタキシャルシリコン層34との界面JSは、上記埋め込み酸化物層32の下面と実質的に等しくなっている。また、上記エピタキシャルシリコン層34の表面は、上記SOI層33の表面よりも高くなっている。
【0026】
他の基本的な構成は、図1と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第2の実施の形態に係る半導体装置では、エピタキシャルシリコン層34と支持基板31との界面JSを、セルキャパシタCCを横切り、セルトランジスタCTにおけるソース,ドレイン領域42,43及びバリッドストラップ48を横切らないように、セルトランジスタCTとセルキャパシタCCを形成している。
【0027】
このような構成によれば、セルトランジスタCTのソース,ドレイン領域42,43としての不純物拡散層や空乏層が支持基板31とエピタキシャルシリコン層34の界面JSにかからなくできる。これによって、リーク電流を低減でき、部分SOI基板の非SOI領域上に形成したデバイスの電気特性を向上できる。
【0028】
[第3の実施の形態]
図3は、この発明の第3の実施の形態に係る半導体装置について説明するための断面構成図である。この図3では、第1の実施の形態と同様に、DRAM(トレンチ型のメモリセル)とロジック回路を構成するMOSFETを混載する場合を例にとって示している。
【0029】
支持基板(シリコン基板)31上には、埋め込み酸化物層(BOX層)32が形成され、この埋め込み酸化物層32上には、シリコン層(SOI層)33が設けられてSOI領域が形成されている。一方、上記支持基板31の埋め込み酸化物層32が存在しない領域(非SOI領域)上には、エピタキシャルシリコン層34が形成されている。上記支持基板31と上記エピタキシャルシリコン層34との界面JSは、上記埋め込み酸化物層32の下面と実質的に等しくなっている。また、上記エピタキシャルシリコン層34の表面は、上記SOI層33の表面よりも十分高くなっている。
【0030】
他の基本的な構成は、図1及び図2と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第3の実施の形態に係る半導体装置では、エピタキシャルシリコン層34と支持基板31との界面JSを、セルトランジスタCTにおけるソース,ドレイン領域42,43及びバリッドストラップ48、及びセルキャパシタCCの不純物拡散層51の全てを横切らないように、セルトランジスタCTとセルキャパシタCCを形成している。
【0031】
このような構成によれば、セルトランジスタCTのソース,ドレイン領域42,43としての不純物拡散層や空乏層、セルキャパシタCCの不純物拡散層51が支持基板31とエピタキシャルシリコン層34の界面JSにかからなくできる。これによって、リーク電流の増加やポーズ特性の劣化を低減でき、部分SOI基板の非SOI領域上に形成したデバイスの電気特性を向上できる。
【0032】
[第4の実施の形態]
図4は、この発明の第4の実施の形態に係る半導体装置について説明するための断面構成図である。この図4では、第1乃至第3の実施の形態と同様に、DRAM(トレンチ型のメモリセル)とロジック回路を構成するMOSFETを混載する場合を例にとって示している。
【0033】
支持基板(シリコン基板)31上には、埋め込み酸化物層(BOX層)32が形成され、この埋め込み酸化物層32上には、シリコン層(SOI層)33が設けられてSOI領域が形成されている。一方、上記支持基板31の埋め込み酸化物層32が存在しない領域(非SOI領域)上には、支持基板31を掘り下げた深い位置からエピタキシャルシリコン層34が形成されている。すなわち、上記支持基板31と上記エピタキシャルシリコン層34との界面JSは、上記埋め込み酸化物層32より深い部分に位置している。また、上記エピタキシャルシリコン層34の表面は、上記SOI層33の表面と実質的に同じ高さになっている。
【0034】
他の基本的な構成は、図1乃至図3と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第4の実施の形態に係る半導体装置では、エピタキシャルシリコン層34と支持基板31との界面JSが、セルキャパシタCCを横切り、セルトランジスタCTにおけるソース,ドレイン領域42,43及びバリッドストラップ48を横切らないように、セルトランジスタCTとセルキャパシタCCを形成している。
【0035】
このような構成によれば、セルトランジスタCTのソース,ドレイン領域42,43としての拡散層や空乏層が支持基板31とエピタキシャルシリコン層34の界面JSにかからなくできる。これによって、リーク電流を低減でき、部分SOI基板の非SOI領域上に形成したデバイスの電気特性を向上できる。しかも、SOI領域と非SOI領域の表面がほぼ同じ高さになるので、上層に形成される配線層の段切れなどによる不良が抑制できる。
【0036】
[第5の実施の形態]
図5は、この発明の第5の実施の形態に係る半導体装置について説明するための断面構成図である。この図5では、第1乃至第4の実施の形態と同様に、DRAM(トレンチ型のメモリセル)とロジック回路を構成するMOSFETを混載する場合を例にとって示している。
【0037】
支持基板(シリコン基板)31上には、埋め込み酸化物層(BOX層)32が形成され、この埋め込み酸化物層32上には、シリコン層(SOI層)33が設けられてSOI領域が形成されている。一方、上記支持基板31の埋め込み酸化物層32が存在しない領域(非SOI領域)上には、支持基板31を掘り下げた深い位置からエピタキシャルシリコン層34が形成されている。すなわち、上記支持基板31と上記エピタキシャルシリコン層34との界面JSは、上記埋め込み酸化物層32より十分深い部分に位置している。また、上記エピタキシャルシリコン層34の表面は、上記SOI層33の表面より十分高くなっている。
【0038】
他の基本的な構成は、図1乃至図4と同様であるので同一部分に同じ符号を付してその詳細な説明は省略する。すなわち、本第5の実施の形態に係る半導体装置では、エピタキシャルシリコン層34と支持基板31との界面JSが、セルトランジスタCTにおけるソース,ドレイン領域42,43及びバリッドストラップ48、並びにセルキャパシタCCの不純物拡散層51を横切らないように、セルトランジスタCTとセルキャパシタCCを形成している。
【0039】
このような構成によれば、セルトランジスタCTのソース,ドレイン領域42,43としての拡散層や空乏層、並びにセルキャパシタCCの拡散層が支持基板31とエピタキシャルシリコン層34の界面JSにかからなくできる。これによって、リーク電流の増加やポーズ特性の劣化を低減でき、部分SOI基板の非SOI領域上に形成したデバイスの電気特性を向上できる。しかも、SOI領域と非SOI領域の表面の段差が緩和できるので、上層に形成される配線層の段切れなどによる不良が抑制できる。
【0040】
[第6の実施の形態]
次に、上述したような半導体装置の製造方法について図6乃至図10により詳しく説明する。
【0041】
まず、図6に示すように、張り合わせ法により、シリコン基板(支持基板)31、BOX層32、SOI層33を積層したSOI基板を形成する。もちろん、張り合わせ法ではなく、シリコン基板(支持基板)31上にBOX層32を形成し、このBOX層32上にSOI層33を形成することもできる。
【0042】
次に、上記SOI層上に保護酸化膜61を形成し、この保護酸化膜61上にSiN層62を形成する。この際、上記BOX層32の厚さは約400nm、SOI層の厚さは約200nmに設定した。
【0043】
その後、PEPを用いて上記SiN層62のパターンニングを行い、SiN層を部分的に除去する。このパターニングされたSiN層62をマスクにして、図7に示すように、保護酸化膜61及びSOI層33を選択的に除去する。ここでは、ドライエッチング法を用いた。
【0044】
引き続き、上記SiN層62をマスクにして、BOX層32を除去し、シリコン基板31の表面を露出させる(図8)。このBOX層32の除去には、溶液によるウェットエッチングを用いたが、プラズマによるドライエッチングを用いることもできる。
【0045】
次に、図9に示すように、エッチングによりシリコン基板31を1μm程度除去し、非SOI領域を形成するための段差部63を形成する。このシリコン基板31のエッチングには、ダメージの少ない溶液によるウェットエッチングを用いた。
【0046】
その後、図10に示すように、上記段差部63を埋め込むように、シリコン層34を形成する。このシリコン層34の形成には、選択エピタキシャル成長法を用いた。シリコン層34の選択エピタキシャル成長は、例えば、原料ガスにSiH2Cl2とHCl、キャリアガスにH2を用い、成長圧力6.7×103Pa、成長温度1000℃の条件にて行なった。埋め戻したシリコン層34の厚さは、1.6μmでありSOI層33の上面と実質的に同じ高さである。
【0047】
そして、マスクに用いた保護酸化膜61及びSiN層62を除去して、部分SOI基板の製造を終了する。
【0048】
引き続き、周知の製造工程により、上記SOI層32中にロジック回路を構成するMOSFET、シリコン層34中にトレンチ型のメモリセルをそれぞれ形成する。
【0049】
上記のような製造方法によれば、図4に示したような構造の半導体装置が得られる。
【0050】
なお、図11に示すように、上記段差部63を埋め込む際、シリコン層34の厚さを、例えば1.8μmにすれば、シリコン層34の上面はSOI層33の表面よりも高くなり、図5に示したような構造の半導体装置が得られる。
【0051】
上記方法にて形成した非SOI領域の電気特性を評価するため、図12に示すようなダイオードを基板面内に112個作製し、接合リーク特性の評価を行った。図12において、71はp型半導体領域、72はp型ウェル領域、73はn型不純物拡散層、74は素子分離酸化膜、75はAl電極、76は空乏層である。ここでは、シリコン基板31上に形成されたエピタキシャルシリコン層34の厚さΔ4を変化させている。
【0052】
電気特性の評価に用いたダイオードは、次のような工程で作成した。まず、1〜2Ωcmの抵抗率のp型シリコン基板31に、イオン注入により不純物濃度5.0×1017[atoms/cm3]、深さ約1.0μmのp型ウェル領域72を形成する。次に、上記p型ウェル領域72中に、イオン注入により不純物濃度1.0×1018〜1.0×1020[atoms/cm3]のn型の不純物拡散層73を接合深さ0.2μm、接合面積1.0mm2で形成する。その後、TEOSにより素子分離酸化膜74を形成し、最後にAl電極75を形成することによりダイオードを形成した。
【0053】
電気特性としては、ダイオードに2V及び4Vの逆バイアスを印加したときのリーク電流の有無を評価した。このとき、空乏層76はそれぞれ、約0.25μm及び0.4μm伸びていた。
【0054】
まず、全ダイオードに対するリーク電流が流れたダイオードの割合を評価した。図13及び図14にリーク電流が流れたダイオードの割合を示す。比較のために、シリコン層34の厚さΔ4を、0、0.1、0.3、0.5μmとしたサンプルについても示す。その結果、この発明による非SOI領域(シリコン層の厚さが1.6、1.8μm)に形成したダイオードについては、リーク電流の流れたものが2%未満と少ないが、シリコン層34の厚さΔ4が0〜0.3μmのサンプルについては、逆バイアスの大小(空乏層幅Δ3の大小)にかかわらず50%近くのダイオードでリーク電流が流れた。シリコン層の厚さΔ4が0.5μmのサンプルについては、逆バイアスが2Vの時(空乏層幅Δ3=0.25μm)は、約2%のダイオードしかリーク電流が流れていないのに対し、逆バイアスが4V(空乏層幅Δ3=0.4μm)のときには、約50%のダイオードでリーク電流が流れた。
【0055】
図15にリーク電流と空乏層幅との関係を示す。本図から明らかなように、シリコン層34の形成界面JSが不純物拡散層あるいは空乏層を横切るとリーク電流が流れることがある。本実験より得られたシリコン層34の厚さΔ4とリーク電流との関係を図16に示す。
【0056】
以上の結果より、非SOI領域を持つ部分SOI基板を形成する際には、シリコン層34の形成界面JSがデバイスの不純物拡散層あるいは空乏層にかからないようにすることで、リーク電流を抑制し、電気特性の優れた高品質の部分SOI基板が得られることがわかる。
【0057】
[第7の実施の形態]
図17乃至図24はそれぞれ、半導体装置の他の製造方法を示している。本実施の形態は、第6の実施の形態に示した半導体装置の製造方法において、段差部を形成した後に、側壁保護膜を形成するものである。側壁保護膜を形成することで、段差部の側壁に露出しているSOI層からのシリコンの成長を抑制することができ、基板表面において非SOI領域とSOI領域の境界に形成されるバンプを抑制する効果がある。
【0058】
すなわち、図17乃至図20に示す工程は、前述した第6の実施の形態における図6乃至図9と同様である。よって同一部分に同じ符号を付してその詳細な説明は省略する。
【0059】
次に、図21に示すように、SOI層33及びシリコン基板31の露出面に酸化膜64を形成する。この酸化膜64の形成には熱酸化法を用いた。
【0060】
引き続き、図22に示すように、側壁保護膜65を形成する。側壁保護膜65にはSiNを用いた。
【0061】
次に、図23に示すように、このSiN膜65の側壁を残して除去する。この側壁を残した除去には、異方性エッチングであるプラズマによるエッチング法を用いた。その後、上記シリコン基板31表面の酸化膜64をエッチングにより除去し、段差部63の形成を終了する。エッチングにはダメージの少ない、ウェットエッチング法を用いた。
【0062】
次に、段差部63を埋めるように、シリコン層34を形成する。このシリコン層34の成膜条件は、第6の実施の形態と同様である。
【0063】
そして、上記SOI層33の保護酸化膜61及び上記SiN層62を除去して、部分SOI基板の製造を終了する。
【0064】
その後、周知の製造工程により、上記SOI層32中にロジック回路を構成するMOSFET、シリコン層34中にトレンチ型のメモリセルをそれぞれ形成する。
【0065】
上記のような製造方法によれば、図4に示したような構造の半導体装置が得られる。
【0066】
上記方法にて作製した非SOI領域の電気特性を第6の実施の形態と同様に評価した。その結果、本第7の実施の形態に係る製造方法においては、リーク電流の流れたダイオードは2%未満であり、高品質な部分SOI基板を得ることができた。
【0067】
なお、図25に示すように、上記段差部63を埋め込む際、シリコン層34の厚さを、例えば1.8μmにすれば、シリコン層34の上面はSOI層33の表面よりも高くなり、図5に示したような構造の半導体装置が得られる。
【0068】
[第8の実施の形態]
図26乃至図32はそれぞれ、半導体装置の更に他の製造方法を示している。本実施の形態は、シリコン基板をエッチングにより除去することなく、シリコン層を埋め戻した構造であり、その厚さが、BOX層とSOI層の厚さの和よりも大きくなっている。
【0069】
すなわち、図26及び図27に示す工程は、前述した第7の実施の形態における図17及び図18と同様である。よって同一部分に同じ符号を付してその詳細な説明は省略する。
【0070】
次に、図28に示すように、BOX層32の一部を除去する。このBOX層32の除去には、プラズマによるドライエッチングあるいは溶液によるウェットエッチングを用いる。
【0071】
その後、図29に示すように、SOI層33の側壁を保護するための側壁保護膜65を形成する。この側壁保護膜65にはSiNを用いた。
【0072】
次に、図30に示すように、SiN膜65を側壁を残して除去する。この側壁を残した除去には、異方性エッチングであるプラズマによるエッチング法を用いた。
【0073】
引き続き、図31に示すように、BOX層32の残りを除去し、開口部66の形成を終了する。このBOX層32の除去にはダメージの少ないウェットエッチング法を用いた。
【0074】
次に、図32に示すように、開口部66を埋めるように、シリコン層34を形成する。上記シリコン層34の形成には、シリコンを選択エピタキシャル成長させる方法を用いた。成膜条件は第6,第7の実施の形態と同様である。
【0075】
そして、上記SOI層33の保護酸化膜61及び上記SiN層62を除去して、部分SOI基板の製造を終了する。
【0076】
その後、周知の製造工程により、上記SOI層32中にロジック回路を構成するMOSFET、シリコン層34中にトレンチ型のメモリセルをそれぞれ形成する。
【0077】
上記のような製造方法によれば、エピタキシャルシリコン層34の厚さに応じて図1、図2及び図3に示したような構造の半導体装置が得られる。すなわち、エピタキシャルシリコン層34の表面をSOI層33の表面よりも低く、且つ埋め込み酸化物層32の上面よりも高くすれば図1に示した構造の半導体装置が得られる。また、エピタキシャルシリコン層の表面をSOI層33の表面よりも高くすれば図2に示した構造の半導体装置が得られる。更に、また、エピタキシャルシリコン層の表面をSOI層33の表面よりも十分高くすれば図3に示した構造の半導体装置が得られる。
【0078】
上記方法にて形成した非SOI領域の電気特性を第6,第7の実施の形態と同様に評価した。この結果、本第8の実施の形態に係る部分SOI基板においては、リーク電流の流れたダイオードは2%未満であり、高品質な部分SOI基板を得ることができた。
【0079】
[第9の実施の形態]
本第9の実施の形態は、上述した第6乃至第8の実施の形態に係る半導体装置の製造方法において、支持基板(シリコン基板)31の表面を露出させた後、エピタキシャルシリコン層34を形成する前に、露出した支持基板31の表面に熱処理(水素アニール)を施すものである。水素アニールを施すことにより、シリコン基板31の露出部のCOP(Crystal Originated Particle)及び露出部近傍のBMD(Bulk Microdefect)を消滅させ、DZ(Denuded Zone)層を形成することができる。これによって、シリコン基板31と上記エピタキシャルシリコン層34との界面近傍におけるシリコン基板31の酸素濃度は、BOX層32の直下近傍におけるシリコン基板31の酸素濃度より低くなる。
【0080】
この製造方法により、リーク電流のより高い抑制効果とリテンションの更なる改善を図れる。
【0081】
以上第1乃至第9の実施の形態を用いてこの発明の説明を行ったが、この発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0082】
【発明の効果】
以上説明したように、この発明によれば、リーク電流の増加やポーズ特性の劣化を低減できる部分SOI基板を用いた半導体装置の製造方法が得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る半導体装置について説明するための断面構成図。
【図2】この発明の第2の実施の形態に係る半導体装置について説明するための断面構成図。
【図3】この発明の第3の実施の形態に係る半導体装置について説明するための断面構成図。
【図4】この発明の第4の実施の形態に係る半導体装置について説明するための断面構成図。
【図5】この発明の第5の実施の形態に係る半導体装置について説明するための断面構成図。
【図6】この発明の第6の実施の形態に係る半導体装置の製造方法について説明するためのもので、第1の工程を示す断面図。
【図7】この発明の第6の実施の形態に係る半導体装置の製造方法について説明するためのもので、第2の工程を示す断面図。
【図8】この発明の第6の実施の形態に係る半導体装置の製造方法について説明するためのもので、第3の工程を示す断面図。
【図9】この発明の第6の実施の形態に係る半導体装置の製造方法について説明するためのもので、第4の工程を示す断面図。
【図10】この発明の第6の実施の形態に係る半導体装置の製造方法について説明するためのもので、第5の工程を示す断面図。
【図11】この発明の第6の実施の形態に係る半導体装置の製造方法の他の例について説明するためのもので、第5の工程を示す断面図。
【図12】非SOI領域の電気特性を評価するために用いたダイオードの断面図。
【図13】リーク電流の流れたダイオードの割合を示す特性図。
【図14】リーク電流の流れたダイオードの割合を示す特性図。
【図15】リーク電流と空乏層幅の関係を示す図。
【図16】シリコン層の厚さとリーク電流との関係を示す図。
【図17】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第1の工程を示す断面図。
【図18】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第2の工程を示す断面図。
【図19】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第3の工程を示す断面図。
【図20】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第4の工程を示す断面図。
【図21】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第5の工程を示す断面図。
【図22】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第6の工程を示す断面図。
【図23】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第7の工程を示す断面図。
【図24】この発明の第7の実施の形態に係る半導体装置の製造方法について説明するためのもので、第8の工程を示す断面図。
【図25】この発明の第7の実施の形態に係る半導体装置の製造方法の他の例について説明するためのもので、第8の工程を示す断面図。
【図26】この発明の第8の実施の形態に係る半導体装置の製造方法について説明するためのもので、第1の工程を示す断面図。
【図27】この発明の第8の実施の形態に係る半導体装置の製造方法について説明するためのもので、第2の工程を示す断面図。
【図28】この発明の第8の実施の形態に係る半導体装置の製造方法について説明するためのもので、第3の工程を示す断面図。
【図29】この発明の第8の実施の形態に係る半導体装置の製造方法について説明するためのもので、第4の工程を示す断面図。
【図30】この発明の第8の実施の形態に係る半導体装置の製造方法について説明するためのもので、第5の工程を示す断面図。
【図31】この発明の第8の実施の形態に係る半導体装置の製造方法について説明するためのもので、第6の工程を示す断面図。
【図32】この発明の第8の実施の形態に係る半導体装置の製造方法について説明するためのもので、第7の工程を示す断面図。
【図33】従来の半導体装置の製造方法について説明するためのもので、第1の工程を示す断面図。
【図34】従来の半導体装置の製造方法について説明するためのもので、第2の工程を示す断面図。
【図35】従来の半導体装置の製造方法について説明するためのもので、第3の工程を示す断面図。
【図36】従来の半導体装置の製造方法について説明するためのもので、第4の工程を示す断面図。
【図37】従来の半導体装置の製造方法について説明するためのもので、第5の工程を示す断面図。
【図38】DRAMのトレンチ型メモリセルの断面構成図であり、リーク電流の経路を示す図。
【符号の説明】
31…支持基板(シリコン基板)
32…埋め込み酸化物層(BOX層)
33…シリコン層(SOI層)
34…エピタキシャルシリコン層
35…素子分離領域
36…ソース領域
37…ドレイン領域
38…ゲート絶縁膜
39…ゲート電極
40…埋め込みnウェル領域
41…pウェル領域
42…ソース領域
43…ドレイン領域
44…ゲート絶縁膜
45…ゲート電極
46…ソース電極
47…素子分離領域
48…バリッドストラップ
49…カラー酸化膜
50…ポリシリコン層
51…不純物拡散層
61…保護酸化膜
62…SiN層
63…段差部
64…酸化膜
65…側壁保護膜
66…開口部
Claims (2)
- 張り合わせ法により、シリコン基板上に埋め込み酸化物層及びシリコン層を順次積層する工程と、
エピタキシャルシリコン形成領域の前記シリコン層、前記酸化物層及び前記シリコン基板の一部を除去し、前記エピタキシャルシリコン形成領域の前記シリコン基板の上面の高さを前記エピタキシャルシリコン形成領域以外の前記シリコン基板の上面の高さより低く形成する工程と、
前記エピタキシャルシリコン形成領域の前記シリコン基板の側面、前記埋め込み酸化物層の側面及び前記シリコン層の側面に側壁保護膜を形成する工程と、
前記エピタキシャルシリコン形成領域の前記シリコン基板上に、上面が前記シリコン層の上面と同じ高さになるようエピタキシャルシリコン層を形成する工程と、
前記エピタキシャルシリコン層と前記シリコン基板の上面との界面より上に活性領域が位置するよう、前記エピタキシャルシリコン層の上にセルトランジスタを、また前記界面の上下にわたり前記エピタキシャルシリコン層中にトレンチキャパシタを形成する工程と
を具備したことを特徴とする半導体装置の製造方法。 - 前記トレンチキャパシタは上部に形成されたバリッドストラップが、下部に形成されたカラー酸化膜を有し、前記界面は前記カラー酸化膜を横切ることを特徴とする請求項1記載の半導体装置の製造方法。
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