KR101083644B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 40nm급 디자인 룰이 적용된 반도체 장치에서 요구하는 정보저장시간(data retention time)을 확보할 수 있는 반도체 장치 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 장치는 기판에 형성된 계단형 리세스패턴; 상기 리세스패턴에 매립되고 상기 리세스패턴 상부 양측 가장자리 측벽과 갭(gap)을 갖는 게이트전극; 상기 갭에 매립된 절연막 및 상기 리세스패턴 양측 기판에 형성된 소스 및 드레인영역을 포함하고 있으며, 상술한 본 발명에 따르면, 디자인 룰 감소에 따른 누설전류의 증가를 억제하여 고집적도를 갖는 반도체 장치에서 요구되는 정보저장시간을 확보할 수 있다.
GIDL, ESD, 게이트스페이서, 누설전류, 정보저장시간
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 40nm급 디자인 룰이 적용된 반도체 장치에서 요구하는 정보저장시간(data retention time)을 확보할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
최근 반도체 장치의 집적도가 증가함에 따라 트랜지스터의 안정적인 동작특성을 확보하는데 어려움이 증대되고 있다. 반도체 메모리 장치의 디자인 룰(design rule)이 40nm급으로 급격히 감소함에 따라 셀 트랜지스터의 크기 또한 감소하면서 문턱전압(threshold voltage), 전류구동능력(current drivability), 동작속도(operation speed) 및 정보저장시간(data retention time) 마진이 한계점이 이르고 있다.
특히, 40nm급 다지인 룰이 적용된 반도체 메모리 장치에서는 상술한 특성 마진들 중에서 정보저장시간을 확보하는 것이 어렵다. 이는 트랜지스터의 크기가 감 소할수록 소스 및 드레인영역과 게이트전극이 중첩되는 영역에서 발생하는 GIDL(Gate Induced Drain Leakage)이 급격히 증가하기 때문이다.
이러한, GIDL은 소스 및 드레인영역과 게이트전극 사이에서 발생하는 전자의 터널링(tunnelimg) 현상에 의한 것으로 소스 및 드레인영역의 접합을 얕게 형성하여 소스 및 드레인영역과 게이트전극이 중첩되는 영역을 감소시키거나, 이들 사이에 게재된 게이트절연막의 두께를 증가시키면 해결할 수 있다. 그러나, 트랜지스터의 크기가 감소함에 따라 필연적으로 게이트절연막의 두께도 감소시켜야 하기 때문에 게이트절연막의 두께를 증가시켜서 GIDL에 의한 누설전류 증가를 방지하는 것을 실질적으로 불가능하다. 따라서, GIDL에 의한 누설전류 증가를 방지하기 위해서는 소스 및 드레인영역의 접합을 얕게 형성하여 소스 및 드레인영역과 게이트전극이 중첩되는 영역을 감소시켜야 한다. 이를 위해 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 구조를 트랜지스터에 적용하는 방법이 제안되었다.
엘리베이티드 소스/드레인 구조는 얕은 접합을 갖는 소스 및 드레인영역을 형성하는 방법으로 에피택셜 성장법 예컨대, 선택적 에피택셜 성장법(Selective Epitaxial Growth, SEG)을 사용하여 소스 및 드레인영역 예정지역에만 선택적으로 에피택셜층을 형성한 후, 에피택셜층에 불순물을 도핑하여 얕은 접합을 갖는 소스 및 드레인영역을 형성하는 방법이다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도이다. 여기서는 새들핀(saddle fin) 구조의 채널을 갖는 반도체 장치를 예시하였다.
도 1a에 도시된 바와 같이, 소자분리막(12)에 의하여 활성영역(13)이 정의된 기판(11)을 식각하여 활성영역(13)에 제1리세스패턴(14)을 형성하고, 소자분리막(12)에 제1리세스패턴(14)의 저부 표면 및 저부 양측면을 새들핀 구조로 돌출시키는 제2리세스패턴(15)을 형성한다.
다음으로, 게이트절연막(16), 게이트전극(17) 및 게이트하드마스크막(18)이 순차적으로 적층된 게이트(19)를 제1리세스패턴(14) 및 제2리세스패턴(15)을 매립하도록 형성한 후, 게이트(19) 양측벽에 게이트스페이서(20)를 형성한다.
다음으로, 기판(11) 전면에 게이트(19) 사이를 매립하는 층간절연막(21)을 형성한 다음, 자기정렬콘택(Self Aligned Contact, SAC) 식각공정을 실시하여 소스 및 드레인영역 예정지역의 기판(11) 표면을 노출시키는 콘택홀(22)을 형성한 후, 에피택셜 성장법을 사용하여 콘택홀(22)의 일부를 매립하는 에피택셜층(23)을 형성한다.
도 1b에 도시된 바와 같이, 에피택셜층(23)에 불순물을 도핑하여 얕은 접합을 갖는 소스 및 드레인영역(24)을 형성한다.
그러나, 40nm급 디자인 룰이 적용된 반도체 장치에서는 자기정렬콘택 식각공정 후 노출되는 기판(11) 면적이 매우 협소하고, 노출되는 기판(11) 면적이 전 기판(11)에서 균일하지 않기 때문에 에피택셜 성장법을 사용하여 에피택셜층(23)을 형성하기가 매우 힘들며 많은 시간이 소요되는 문제점이 있다.
또한, 자기정렬콘택 식각공정시 발생하는 기판손상(25) 및 식각부산물(etch by product, 26)로 인하여 에피택셜층(23)이 전 기판(11)에서 균일하게 형성되지 않거나(도 1a의 'A' 참조), 또는 에피택셜층(23)이 비정상적으로 형성되는 문제점이 발생한다(도 1a의 'B' 참조).
이처럼, 전 기판(11)에서 에피택셜층(23)이 균일하게 형성되지 않을 경우 소스 및 드레인영역의 접합 깊이를 조절하기 어려우며, 도 1b의 'C'에 나타낸 바와 같이, 소스 및 드레인영역의 접합 깊이가 증가하여 엘리베이티드 소스/드레인 구조의 본 목적을 달성할 수 없는 문제점이 발생한다. 또한, 에피택셜층(23)이 비정상적으로 형성될 경우, 도 1b의 'D'에 나타낸 바와 같이, 소스 및 드레인영역도 비정상적으로 형성되어 반도체 장치의 특성이 열화되거나, 정상적으로 동작하지 않는 문제점이 발생한다.
또한, 통상적으로 에피택셜 성장법을 사용하여 에피택셜층(23)을 형성하는 과정에서 고온 예컨대, 700℃ ~ 800℃ 범위의 온도를 필요로 하는데 이로 인하여 에피택셜층(23)을 형성하기 이전에 기도핑된 불순물의 외확산(out diffusion) 및 열적응력(thermal stress)이 발생하여 반도체 장치의 특성이 열화되는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 40nm급 디자인 룰이 적용된 반도체 장치에서 요구하는 정보저장시간을 제공할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 40nm급 디자인 룰이 적용된 반도체 장치에서 에피택셜 성장법을 사용하지 않고도 엘리베이티드 소스/드레인 구조를 구비하는 반도체 장치 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 기판에 형성된 계단형 리세스패턴; 상기 리세스패턴에 매립되고 상기 리세스패턴 상부 양측 가장자리 측벽과 갭(gap)을 갖는 게이트전극; 상기 갭에 매립된 절연막 및 상기 리세스패턴 양측 기판에 형성된 소스 및 드레인영역을 포함한다.
상기 리세스패턴은, 제1패턴과 상기 제1패턴 아래에 연결되고 상기 제1패턴보다 작은 폭을 갖는 제2패턴을 포함할 수 있으며, 상기 제2패턴의 깊이는 상기 제1패턴의 깊이보다 더 클 수 있다.
상기 게이트 폭은 상기 제2패턴의 폭과 동일하거나 더 클 수 있다.
상기 리세스패턴과 상기 게이트전극 사이에 형성된 게이트절연막을 더 포함하고, 상기 갭의 폭은 상기 게이트절연막 두께보다 더 클 수 있다.
상기 절연막은 갭을 매립하고 상기 게이트전극 측벽을 덮을 수 있다. 또한, 상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막을 포함할 수 있다.
상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수는 서로 동일하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV 보다 작을 수 있다.
상기 게이트전극은 반도체막 또는 금속물질막으로 이루어진 단일막이거나, 상기 반도체막과 상기 금속물질막이 적층된 적층막을 포함할 수 있다. 이때, 상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치는, 활성영역과 소자분리영역을 구비하는 기판에 형성된 계단형 새들핀 리세스패턴; 상기 리세스패턴을 매립하고 상기 리세스패턴 상부 양측 가장자리 측벽과 갭을 갖는 게이트전극; 상기 갭을 매립하는 절연막 및 상기 리세스패턴 양측 기판에 형성된 소스 및 드레인영역을 포함한다.
상기 리세스패턴은 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 라인(line) 형태를 포함할 수 있다. 또한, 상기 리세스패턴은, 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 제1패턴; 상기 활성영역에서 상기 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖는 제2패턴 및 상기 소자분리영역에서 상기 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖고 상기 제2패 턴의 저부 표면 및 저부 양측면을 새들핀 구조로 노출시키는 제3패턴을 포함할 수 있다. 여기서, 상기 제2패턴의 폭과 상기 제3패턴의 폭은 서로 동일할 수 있으며, 상기 제3패턴의 깊이가 가장 크고, 상기 제1패턴의 깊이가 가장 작을 수 있다.
상기 게이트전극의 폭은 상기 제2패턴의 폭과 동일하거나 더 클 수 있다.
상기 리세스패턴과 상기 게이트전극 사이에 형성된 게이트절연막을 더 포함하고, 상기 갭의 폭은 상기 게이트절연막 두께보다 더 클 수 있다.
상기 절연막은 갭을 매립하고 상기 게이트전극 측벽을 덮을 수 있다. 또한, 상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막을 포함할 수 있다.
상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수는 서로 동일하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV 보다 작을 수 있다.
상기 게이트전극은 반도체막 또는 금속물질막으로 이루어진 단일막이거나, 상기 반도체막과 상기 금속물질막이 적층된 적층막을 포함할 수 있다. 이때, 상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막을 포함할 수 있다.
상기 목적을 달성하기 위한 일 측면에 따른 반도체 장치의 제조방법은, 기판에 계단형 리세스패턴을 형성하는 단계; 상기 리세스패턴 상부 양측 가장자리 측벽과 갭(gap)을 갖고 상기 리세스패턴을 매립하는 게이트전극을 형성하는 단계; 상기 갭을 매립하는 절연막을 형성하는 단계 및 상기 기판에 불순물을 도핑하여 소스 및 드레인영역을 형성하는 단계를 포함한다.
상기 리세스패턴을 형성하는 단계는, 제1식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 제1패턴을 형성하는 1차 식각단계; 상기 제1패턴의 양측벽 및 상기 제1식각장벽패턴 양측벽에 제2식각장벽패턴을 형성하는 단계 및 상기 제1식각장벽패턴 및 제2식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 상기 제1패턴 아래에 연결되고 상기 제1패턴보다 작은 폭을 갖는 제2패턴을 형성하는 2차 식각단계를 포함할 수 있다. 여기서, 상기 1차 식각 및 상기 2차 식각은 건식식각법을 사용하여 실시할 수 있고, 상기 제2패턴의 깊이가 상기 제1패턴의 깊이보다 더 클 수 있다. 상기 제1식각장벽패턴은 비정질탄소막을 포함할 수 있고, 상기 제2식각장벽패턴은 질화막을 포함할 수 있다. 이때, 상기 질화막은 400℃ ~ 500℃ 범위의 온도에서 형성할 수 있다.
상기 게이트전극의 폭은 상기 제2패턴의 폭과 동일하거나 더 클 수 있다.
상기 리세스패턴과 상기 게이트전극 사이에 게이트절연막을 형성하는 단계를 더 포함하고, 상기 갭의 폭은 상기 게이트절연막의 두께보다 더 크게 형성할 수 있다.
상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 상기 절연막을 형성하는 단계는, 상기 갭을 매립하고 상기 기판 전면을 덮는 절연막을 형성하는 단계 및 전면식각공정을 실시하여 상기 절연막을 상기 게이트전극 양측벽에 잔류시키는 단계를 포함할 수 있다.
상기 소스 및 드레인영역을 형성하는 단계는, 상기 기판 상에 불순물이 함유된 도전막을 형성하는 단계 및 열처리를 실시하여 상기 도전막에 함유된 불순물을 상기 기판으로 확산시키는 단계를 포함할 수 있다. 또한, 상기 소스 및 드레인영역을 형성하는 단계는, 상기 기판에 제1불순물을 이온주입하는 단계; 상기 기판상에 제2불순물이 함유된 도전막을 형성하는 단계 및 열처리를 실시하여 상기 도전막이 함유된 제2불순물을 상기 기판으로 확산시킴과 동시에 상기 이온주입된 제1불순물을 활성화시키는 단계를 포함할 수 있으며, 상기 제1불순물과 상기 제2불순물은 동일한 도전형을 갖는 불순물일 수 있다.
상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수가 서로 동일하게 형성하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV보다 작게 형성할 수 있다.
상기 게이트전극은 반도체막 또는 금속물질막을 사용하여 단일막으로 형성하거나, 반도체막과 금속물질막이 적층된 적층막으로 형성할 수 있으며, 상기 반도체막은 폴리실리콘막을 포함할 수 있고, 상기 금속물질막은 텅스텐막을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치의 제조방법은, 활성영역과 소자분리영역을 구비하는 기판을 선택적으로 식각하여 계단형 새들핀 리세스패턴을 형성하는 단계; 상기 리세스패턴 상부 양측 가장자리 측벽과 갭(gap)을 갖고 상기 리세스패턴을 매립하는 게이트전극을 형성하는 단계; 상기 갭을 매립하는 절연막을 형성하는 단계 및 상기 기판에 불순물을 도핑하여 소스 및 드레인영역을 형성하는 단계를 포함한다. 이때, 상기 리세스패턴은 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 라인 형태를 포함할 수 있다.
상기 리세스패턴을 형성하는 단계는, 제1식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 제1패턴을 형성하는 1차 단계; 상기 제1패턴의 양측벽 및 상기 제1식각장벽패턴의 양측벽에 제2식각장벽패턴을 형성하는 단계; 상기 제1식각장벽패턴 및 상기 제2식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 상기 활성영역에 상기 제1패턴 아래에 연결되고 상기 제1패턴보다 작은 폭을 갖는 제2패턴을 형성하는 2차 식각단계 및 상기 제1식각장벽패턴 및 제2식각장벽패턴을 식각장벽으로 상기 소자분리영역을 식각하여 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖고 상기 제2패턴의 저부 표면 및 저부 양측면을 새들핀 구조로 노출시키는 제3패턴을 형성하는 3차 식각단계를 포함할 수 있다. 여기서, 상기 1차 식각, 상기 2차 식각 및 상기 3차 식각은 건식식각법을 사용하여 실시할 수 있으며, 특히 상기 2차 식각과 상기 3차 식각은 인시튜(in-situ)로 실시할 수 있다. 상기 제3패턴의 깊이가 가장 크고, 상기 제1패턴의 깊이가 가장 작게 형성할 수 있으며, 상기 게이트전극의 폭은 상기 제2패턴의 폭과 동일하거나 더 크게 형성할 수 있다. . 상기 제1식각장벽패턴은 비정질탄소막을 포함할 수 있고, 상기 제2식각장벽패턴은 질화막을 포함할 수 있다. 이때, 상기 질화막은 400℃ ~ 500℃ 범위의 온도에서 형성할 수 있다.
상기 리세스패턴과 상기 게이트전극 사이에 게이트절연막을 형성하는 단계를 더 포함하고, 상기 갭의 폭은 상기 게이트절연막의 두께보다 더 크게 형성할 수 있 다.
상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다. 상기 절연막을 형성하는 단계는, 상기 갭을 매립하고 상기 기판 전면을 덮는 절연막을 형성하는 단계 및 전면식각공정을 실시하여 상기 게이트 양측벽에 상기 절연막을 잔류시키는 단계를 포함할 수 있다.
상기 소스 및 드레인영역을 형성하는 단계는, 상기 기판상에 불순물이 함유된 도전막을 형성하는 단계 및 열처리를 실시하여 상기 도전막에 함유된 불순물을 상기 기판으로 확산시키는 단계를 포함할 수 있다. 또한, 상기 소스 및 드레인영역을 형성하는 단계는, 상기 기판에 제1불순물을 이온주입하는 단계; 상기 기판상에 제2불순물이 함유된 도전막을 형성하는 단계 및 열처리를 실시하여 상기 도전막이 함유된 제2불순물을 상기 기판으로 확산시킴과 동시에 상기 이온주입된 제1불순물을 활성화시키는 단계를 포함할 수 있으며, 상기 제1불순물과 상기 제2불순물은 동일한 도전형을 갖는 불순물일 수 있다.
상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수가 서로 동일하게 형성하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV보다 작게 형성할 수 있다.
상기 게이트전극은 반도체막 또는 금속물질막을 사용하여 단일막으로 형성하거나, 반도체막과 금속물질막이 적층된 적층막으로 형성할 수 있으며, 상기 반도체막은 폴리실리콘막을 포함할 수 있고, 상기 금속물질막은 텅스텐막을 포함할 수 있 다.
상기 과제 해결 수단을 바탕으로 하는 본 발명은 기판에 리세스패턴을 형성함으로써, 40nm급 디자인 룰이 적용된 반도체 장치에서 에피택셜 성장법을 사용하지 않고도 엘리베이티드 소스/드레인 구조를 형성할 수 있다. 이를 통하여 에피택셜 성장법을 사용하여 엘리베이티드 소스/드레인 구조를 형성하는 과정에서 발생하는 문제점들을 원천적으로 방지할 수 있는 효과가 있다.
또한, 본 발명은 반도체 장치에 엘리베이티드 소스/드레인 구조를 적용하여 얕은 접합을 갖는 소스 및 드레인영역을 형성함으로써, 디자인 룰 감소에 따른 GIDL 증가를 억제할 수 있는 효과가 있다. 또한, 본 발명은 얕은 접합을 갖는 소스 및 드레인영역을 구비함으로써, 채널길이를 증가시킬 수 있으며 이를 통하여 디자인 룰 감소에 따른 누설전류의 증가를 보다 효과적으로 억제할 수 있는 효과가 있다.
또한, 본 발명은 갭을 매립하는 절연막의 두께를 게이트절연막의 두께보다 더 두껍게 형성함으로써, GIDL에 의한 누설전류 증가를 보다 효과적으로 억제할 수 있다.
이로써, 40nm급 디자인 룰이 적용된 반도체 장치에서 요구하는 정보저장시간을 확보할 수 있는 효과가 있다.
또한, 본 발명은 갭을 매립하는 절연막을 구비함으로써, 패싱게이트효과를 억제할 수 있는 효과가 있다.
또한, 본 발명은 기판에 리세스패턴을 형성하고, 절연막을 포함하는 게이트 구조물의 일부를 리세스패턴에 매립하여 소스 및 드레인영역 예정지역의 기판을 융기시킴으로써, 자기정렬콘택 식각공정을 보다 용이하게 진행할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 40nm급 디자인 룰이 적용된 반도체 장치에서 요구하는 문턱전압(threshold voltage), 전류구동능력(current drivability), 동작속도(operation speed) 및 정보저장시간(data retention time) 마진을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 특히, 본 발명은 상술한 반도체 장치의 특성 마진들 중에서 정보저장시간 마진을 효과적으로 확보할 수 있는 반도체 장치의 제조방법을 제공한다.
이를 위하여 본 발명은 DRAM과 같은 반도체 장치에서 정보저장시간 마진을 감소시키는 주된 원인으로 지목되는 누설전류(leakage current) 특히, 소스 및 드레인영역과 게이트전극 사이에서 발생하는 GIDL(Gate Induced Drain Leakage)을 감소시키기 위하여 엘리베이티드 소스/드레인 구조를 도입한다. 이때, 본 발명은 엘 리베이티드 소스/드레인 구조를 형성하기 위하여 에피택셜 성장법을 사용하지 않고, 게이트를 형성하기 이전에 기판을 선택적으로 식각하여 소스 및 드레인영역 예정지역을 융기(elevated)시키는 것을 기술적 원리로 한다.
이하, 본 발명의 제1실시예에서는 본 발명의 기술적 원리를 리세스 구조의 채널을 갖는 반도체 장치에 적용한 경우를 예시하여 설명한다.
도 2는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면이다. 여기서 (A)는 평면도, (B)는 (A)에 도시된 X-X` 절취선을 따라 도시한 단면도, (C)는 (A)에 도시된 Y-Y` 절취선을 따라 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 기판(31)에 형성된 계단형 리세스패턴(104), 리세스패턴(104)에 매립되고 리세스패턴(104) 상부 양측 가장자리 측벽과 갭(gap, 44)을 갖는 게이트전극(40), 갭(44)에 매립된 절연막(45) 및 리세스패턴(104) 양측 기판(31)에 형성되고 얕은 접합(shallow junction)을 갖는 소스 및 드레인영역(48)을 포함한다. 또한, 본 발명은 소자분리막(32)에 의하여 정의된 활성영역(33)을 더 포함할 수 있다. 여기서, 소자분리막(32)이 형성된 영역을 통상적으로 소자분리영역이라 부르며, 기판(31)에서 소자분리막(32)에 형성된 영역을 제외한 나머지 영역을 통상적으로 활성영역(33)이라 부른다.
계단형 리세스패턴(104)은 제1패턴(101)과 제1패턴(101) 아래에 연결되고 제1패턴(101)보다 작은 폭을 갖는 제2패턴(102)을 포함할 수 있다(제1패턴(101)의 폭(W1) > 제2패턴(102)의 폭(W2)). 여기서, 제2패턴(102)의 깊이가 제1패턴(101)의 깊이보다 더 깊을 수 있다. 또한, 리세스패턴(104)은 소자분리영역과 활성영역(33)을 동시에 가로지르는 라인(line) 형태를 가질 수 있다. 또한, 누설전류가 증가하는 것을 효과적으로 방지하기 위하여 기판(31) 표면을 기준으로 리세스패턴(104)의 깊이는 소자분리막(32)의 깊이보다 얕게 형성하는 것이 바람직하다.
상술한 계단형 리세스패턴(104)을 보다 구체적으로 살펴보면 다음과 같다.
먼저, 제1패턴(101)은 에피택셜 성장법을 사용하지 않고 융기된 소스 및 드레인영역(48)을 제공하기 위한 것으로, 제1패턴(101)의 깊이는 엘리베이티드 소스/드레인 구조의 접합깊이(junction depth)를 고려하여 조절할 수 있다. 구체적으로, 제1패턴(101)은 기판(31) 표면을 기준으로 반도체 장치에서 요구하는 엘리베이티드 소스/드레인 구조의 접합깊이와 동일한 수준 예컨대, 500Å ~ 800Å 범위의 가질 수 있다.
제2패턴(102)은 리세스(recess) 구조의 채널을 제공하기 위한 것이다. 리세스 구조의 채널은 반도체 장치의 유효채널길이(effective channel length)를 증가시켜 디자인 룰이 감소함에 따른 채널길이 감소에 기인한 문턱전압 변동 및 누설전류의 증가를 방지할 수 있다. 따라서, 제2패턴(102)의 깊이는 리세스 구조 채널에서의 채널 길이(channel length)를 고려하여 조절하는 것이 바람직하다. 구체적으로, 제2패턴(102)의 깊이는 제1패턴(101)의 하부면을 기준으로 800Å ~ 1200Å 범위의 가질 수 있다.
본 발명의 게이트전극(40)의 폭(W3)은 상술한 제2패턴(102)의 폭(W2)과 동일하거나 더 클 수 있으며(W3 ≥ W2), 제1패턴(101)의 폭(W1)보다는 작은 것이 바람 직하다(W1 > W3). 이로써, 리세스패턴(104) 상부 양측 가장자리 측벽과 게이트전극(40) 사이에 갭(44)을 형성할 수 있다.
갭(44)은 소스 및 드레인영역(48)과 게이트전극(40) 사이에서 누설전류 발생 예컨대, GIDL의 발생을 억제하는 역할을 수행함과 동시에 활성영역(33)에 형성된 게이트전극(40)과 소자분리영역에 형성된 게이트전극(40) 사이의 상호 간섭 현상 즉, 패싱게이트효과(passing gate effect)가 발생하는 것을 방지하는 역할을 수행한다. 이때, GIDL의 발생 및 패싱게이트효과를 보다 효과적으로 억제하기 위하여 갭(44)의 폭(W4)은 리세스패턴(104)과 게이트전극(40) 사이에 게재된 게이트절연막(39)의 두께보다 더 크게 형성하는 것이 바람직하다.
갭(44)을 매립하는 절연막(45)은 실질적으로 상술한 GIDL 발생 및 패싱게이트효과 발생을 억제하는 역할을 수행하는 것으로, 갭(44)을 매립함과 동시에 게이트전극(40)의 측벽을 덮을 수 있다. 즉, 갭(44)을 매립하는 절연막(45)은 게이트스페이서의 구조를 가질 수 있다.
또한, 갭(44)을 매립하는 절연막(45)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막일 수 있다. 산화막으로는 고밀도플라즈마산화막(High Density Plasma, HDP), TEOS(Tetra Ethyle Ortho Silicate) 등을 사용할 수 있고, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있으며, 산화질화막으로는 실리콘산화질화막(SiON)을 사용할 수 있다.
이하, 상술한 갭(44)과 갭(44)을 매립하는 절연막(45)이 GIDL의 발생을 억제하는 원리에 대하여 자세히 살펴보면 다음과 같다.
통상적으로 GIDL이 주로 발생하는 지역은 소스 및 드레인영역(48)과 게이트절연막(39) 및 게이트전극(40)이 서로 중첩되는 지역이다. 엘리베이티드 소스/드레인 구조를 적용하여 얕은 접합을 갖는 소스 및 드레인영역(48)을 형성하면, 이들이 서로 중첩된 영역을 감소시킬 수 있으며, 이를 통하여 소스 및 드레인영역(48), 게이트절연막(39) 및 게이트전극(40)이 서로 중첩되는 영역에서 발생하는 GIDL을 감소시킬 수 있다.
하지만, 엘리베이티드 소스/드레인 구조는 기판(31) 표면보다 높은 표면을 갖는 지역 즉, 융기된 소스 및 드레인영역(48), 갭(44)을 매립하는 절연막(45) 및 게이트전극(40)이 서로 중첩하는 영역에서 발생하는 GIDL은 오히려 증가할 우려가 있다. 따라서, 갭(44)의 폭(W4)을 게이트절연막(39)의 두께보다 더 크게 형성하여 이를 매립하는 절연막(45)의 두께를 게이트절연막(39)보다 두껍게 형성함으로써, 이들 사이에서 GIDL 발생을 억제할 수 있다. 참고로, GIDL에 의한 누설전류는 게이트전극(40)과 소스 및 드레인영역(48) 사이에서 발생하는 전자의 터널링현상에 의한 것으로, 게이트전극(40)과 소스 및 드레인영역(48) 사이에 게재되는 장벽 즉, 게이트절연막(39) 및 갭(44)을 매립하는 절연막(45)의 두께가 두꺼울수록 전자의 터널링현상을 효과적으로 방지할 수 있다.
여기서, 소스 및 드레인영역(48)과 게이트전극(40) 사이의 전자 터널링현상을 보다 효과적으로 방지하기 위하여 소스 및 드레인영역(48)의 일함수(work function)와 게이트전극(40)의 일함수가 서로 동일하거나, 이들 사이의 일함수 차이의 절대값이 0.5eV보다 작게 조절하는 것이 더욱 바람직하다. 왜냐하면, 소스 및 드레인영역(48)과 게이트전극(40) 사이에서 전자가 용이하게 터널링하기 위해서는 외부에서 바이어스를 인가하지 않은 상태에서 이들 사이에 높은 전위장벽이 형성되고 그에 따른 과도한 밴드밴딩을 필요로하기 때문이다. 소스 및 드레인영역(48)과 게이트전극(40) 사이에 높은 전위장벽이 형성되기 위해서는 이들 사이의 일함수 차이의 절대값이 커야한다. 따라서, 이들 사이의 일함수가 서로 동일하거나, 이들 사이의 일함수 차이의 절대값이 0.5eV보다 작게 조절하면, 이들 사이에서 과도한 밴드밴딩이 발생하는 것을 방지할 수 있으며, 이를 통하여 GIDL 발생을 보다 효과적으로 억제할 수 있다.
예를 들어, 소스 및 드레인영역(48)이 실리콘기판에 N형 불순물 예컨대, 인(P)을 1×1018 atoms/cm3 도핑하여 형성된 경우, 소스 및 드레인영역(48)의 일함수는 대략 3.9eV이다. 이때, GIDL의 발생을 효과적으로 방지하기 위해서 게이트전극(40)의 일함수는 3.4eV ~ 4.4eV 범위를 갖는 것이 바람직하다. 따라서, 상술한 경우, 게이트전극(40)으로는 은(Ag, 4.26eV), 알루미늄(Al, 4.28eV), 티타늄(Ti, 4.33eV)등을 사용하는 것이 바람직하다. 만약, 게이트전극(40) 물질을 조절할 수 없는 경우에는 소스 및 드레인영역(48)의 도핑농도를 조절하여 이들 사이의 일함수 차이를 제어할 수 있다.
이하, 상술한 갭(44)과 갭(44)을 매립하는 절연막(45)이 패싱게이트효과를 방지하는 원리에 대하여 자세히 살펴보면 다음과 같다.
통상적으로 게이트전극(40)을 포함하는 구조물 즉, 게이트(43)는 활성영역(33)과 소자분리영역을 동시에 가로지르게 된다. 이때, 활성영역을 지나가는 게이트(43)를 메인게이트(main gate)라 부르고, 소자분리영역을 지나가는 게이트(43)를 패싱게이트(passing gate)라고 부른다. 여기서, 반도체 장치의 집적도가 증가함에 따라 메인게이트와 패싱게이트 사이의 물리적인 거리가 감소하여 패싱게이트에 인가되는 바이어스의 영향으로 인해 메인게이트의 문턱전압이 변화하거나, 메인게이트와 패싱게이트 사이의 기생 캐패시턴스가 증가하는 현상을 패싱게이트효과라 한다.
이러한 패싱게이트효과는 도면의 'P'와 같이 기판(31) 표면에 인접하고 활성영역(33)과 소자분리막(32)가 접하는 지역에서 발생하는데, 회로에서 신호 전달 지연 시간을 감소시키기 위하여 소자분리막(32)에도 리세스패턴(104)를 형성함에 따라 패싱게이트효과가 더욱 심화되는 문제점이 있다. 이는 소자분리막(32)에도 리세스패턴(104)을 형성함에 따라 메인게이트와 패싱게이트 사이의 물리적인 거리가 더욱더 감소하기 때문이다.
하지만, 본 발명은 소자분리막(32)에 리세스패턴(104)을 형성하더라도, 패싱게이트(43)의 게이트전극(40)과 리세스패턴(104) 상부 양측 가장자리 측벽 사이에 갭(44)을 형성하여 이들 사이의 물리적인 공간을 확보함으로써, 패싱게이트효과를 완화시킬 수 있다. 또한, 갭(44)을 절연막(45)으로 매립함으로써, 메인게이트와 패싱게이트 사이의 상호 간섭 즉, 패싱게이트효과를 보다 효과적으로 방지할 수 있 다.
또한, 본 발명은 리세스패턴(104)과 게이트전극(40) 사이에 게재된 게이트절연막(39) 및 게이트전극(40) 상에 형성된 게이트하드마스크막(43)을 더 포함할 수 있다. 이와 같이, 게이트절연막(39), 게이트전극(40) 및 게이트하드마스크막(41)이 순차적으로 적층된 구조물을 통상적으로 게이트(gate, 43)라고 부르며, 게이트전극(40)의 폭(W3)과 게이트(43)의 폭은 서로 동일하다.
게이트절연막(39)은 실리콘산화막(SiO2)일 수 있으며, 30Å ~ 60Å 범위의 두께를 가질 수 있다. 게이트전극(40)은 폴리실리콘막, 금속물질막, 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 금속물질막으로는, 텅스텐막(W), 알루미늄막(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 티타늄실리사이드막(TiSi), 텅스텐실리사이드막(WSi) ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 사용할 수 있다. 도전성유기막으로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene) 등을 사용할 수 있다.
예를 들어, 게이트전극(40)이 적층막일 경우, 게이트절연막(39) 예컨대, 실리콘산화막과 계면 특성이 우수한 폴리실리콘막(40A)을 400Å ~ 700Å 범위의 두께를 갖도록 형성한 후, 폴리실리콘막(40A) 상에 신호 전달특성을 향상시키기 위하여 폴리실리콘막(40A) 보다 비저항이 낮은 금속물질막(40B) 예컨대, 텅스텐실리사이드막 또는 텅스텐막을 1000Å ~ 1500Å 범위의 두께를 갖도록 형성할 수 있다.
게이트하드마스크막(41)은 산화막, 질화막, 산화질화막 및 비정질탄소막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 공정간 충분한 식각마진을 제공하기 위하여 2000Å ~ 2500Å 범위의 두께를 갖도록 형성할 수 있다.
이와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 리세스패턴(104) 특히, 제1패턴(101)을 통하여 얕은 접합을 갖는 소스 및 드레인영역(48)을 형성함으로써, 디자인 룰 감소에 따른 GIDL 증가를 억제할 수 있다.
또한, 본 발명은 얕은 접합을 갖는 소스 및 드레인영역(48)을 구비함으로써, 채널길이를 증가시킬 수 있으며 이를 통하여 디자인 룰 감소에 따른 누설전류의 증가를 보다 효과적으로 억제할 수 있는 효과가 있다.
또한, 본 발명은 갭(44)을 매립하는 절연막(45)의 두께를 게이트절연막(39)의 두께보다 더 두껍게 형성함으로써, GIDL 발생을 보다 효과적으로 억제할 수 있다.
또한, 본 발명은 소스 및 드레인영역(48)과 게이트전극(48) 사이의 일함수 차이를 조절함으로써, GIDL 발생을 더욱더 효과적으로 억제할 수 있다.
이로써, 고집적화된 반도체 장치 예컨대, 40nm급 디자인 룰이 적용된 반도체 장치에서 요구하는 정보저장시간을 확보할 수 있다.
또한, 본 발명은 갭(44)을 매립하는 절연막(45)을 구비함으로써, 패싱게이트효과를 억제할 수 있다.
이하, 본 발명의 제2실시예에서는 본 발명의 기술적 원리를 리세스(recess) 구조의 채널과 핀(fin) 구조의 채널이 결합된 새들핀(saddle fin) 구조의 채널을 갖는 반도체 장치에 적용한 경우를 예시하여 설명한다. 후술한 제2실시예에 따른 반도체 장치는 핀 구조의 채널을 구비함으로써, 제1실시예에 따른 반도체 장치보다 반도체 장치의 전류구동능력 및 동작속도를 향상시킬 수 있는 효과가 있다. 그리고, 제2실시예에서 제1실시예와 동일한 부분에 대해서는 자세한 설명을 생략한다.
도 3은 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면이다. 여기서 (A)는 평면도, (B)는 (A)에 도시된 X-X` 절취선을 따라 도시한 단면도, (C)는 (A)에 도시된 Y-Y` 절취선을 따라 도시한 단면도이다. 또한, 제1실시예와 동일한 구성요소에 대해서는 동일 도면 부호를 사용하였다.
도 3에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 활성영역(33)과 소자분리영역-기판(31)에 소자분리막(32)이 형성된 영역-을 구비하는 기판(31)에 형성된 계단형 새들핀 리세스패턴(105), 리세스패턴(105)을 매립하고 리세스패턴(105) 상부 양측 가장자리 측벽과 갭(44)을 갖는 게이트전극(40), 갭(44)을 매립하는 절연막(45) 및 리세스패턴(105) 양측 기판(31)에 형성되고 얕은 접합을 갖는 소스 및 드레인영역(48)을 포함한다.
리세스패턴(105)은 소자분리영역과 활성영역(33)을 동시에 가로지르는 라인(line) 형태를 포함할 수 있다. 또한, 리세스패턴(105)은 소자분리영역과 활성영역(33)을 동시에 가로지르는 제1패턴(101), 활성영역(33)에서 제1패턴(101) 아래에 연결되며 제1패턴(101)보다 작은 폭을 갖는 제2패턴(102) 및 소자분리영역에서 제1 패턴(101) 아래에 연결되며 상기 제1패턴(101)보다 작은 폭을 갖고 상기 제2패턴(102)의 저부 표면 및 저부 양측면을 새들핀 구조로 노출시키는 제3패턴(103)을 포함할 수 있다. 여기서, 제2패턴(102)의 폭(W2)과 제3패턴(103)의 폭(W2)은 서로 동일하다(제1패턴(101)의 폭(W1) > 제2패턴(102)의 폭(W2)). 또한, 제2패턴(102)의 깊이가 제1패턴(101)의 깊이보다 더 깊을 수 있으며, 제3패턴(103)의 깊이가 제2패턴(102)의 깊이보다 더 깊을 수 있다.
상술한 계단형 새들핀 리세스패턴(105)을 보다 구체적으로 살펴보면 다음과 같다.
먼저, 제1패턴(101)은 에피택셜 성장법을 사용하지 않고 융기된 소스 및 드레인영역을 제공하기 위한 것으로, 제1패턴(101)의 깊이는 엘리베이티드 소스/드레인 구조의 접합깊이(junction depth)를 고려하여 조절할 수 있다. 구체적으로, 제1패턴(101)은 기판(31) 표면을 기준으로 반도체 장치에서 요구하는 엘리베이티드 소스/드레인 구조의 접합깊이와 동일한 수준 예컨대, 500Å ~ 800Å 범위의 가질 수 있다.
제2패턴(102)은 리세스 구조의 채널을 제공하기 위한 것이다. 리세스 구조의 채널은 반도체 장치의 유효채널길이를 증가시켜 디자인 룰이 감소함에 따른 채널길이 감소에 기인한 문턱전압 변동 및 누설전류의 증가를 방지할 수 있다. 따라서, 제2패턴(102)의 깊이는 리세스 구조 채널에서의 채널 길이를 고려하여 조절할 수 있다. 구체적으로, 제2패턴(102)의 깊이는 40nm급 디자인 룰이 적용된 반도체 장치에서 요구하는 채널길이를 제공하기 위하여 제1패턴(101)의 하부면을 기준으로 800 Å ~ 1200Å 범위의 가질 수 있다. 따라서, 제2패턴(102)의 깊이가 제1패턴(101)의 깊이보다 더 깊을 수 있다.
제3패턴(103)은 핀 구조의 채널을 제공하기 위한 것이다. 핀 구조의 채널은 채널에 대한 게이트전극(40)의 제어력을 향상시켜 반도체 장치의 전류구동능력 및 동작속도 특성 마진을 확보하는 역할을 수행한다. 따라서, 제3패턴(103)의 깊이는 핀 구조 채널에서 요구되는 채널길이 즉, 노출되는 제2패턴(102)의 저부 표면 및 저부 양측면을 고려하여 조절하는 것이 바람직하다. 구체적으로, 제3패턴(103)은 반도체 장치의 핀 구조 채널이 요구하는 채널길이를 고려하여 제2패턴(102)의 저부 표면 보다 300Å ~ 600Å 범위의 낮은 저부 표면을 갖는 것이 바람직하다. 따라서, 제3패턴(103)의 깊이가 제2패턴(102)의 깊이보다 깊다.
또한, 반도체 장치의 전기적인 특성을 고려하여 제2패턴(102) 및 제3패턴(103)의 깊이는 기판(31) 표면을 기준으로 소자분리막(32)의 깊이보다 얕게 형성하는 것이 바람직하다. 이는 제3패턴(103)에 매립된 게이트전극(40)과 기판(31) 사이의 상호 간섭 및 전기적인 단락을 방지하기 위함이다. 그리고, 제2패턴(102)에 매립된 게이트전극(40)과 인접한 활성영역(33) 사이의 상호 간섭을 방지하기 위함이다.
본 발명의 게이트전극(40) 폭(W3)은 상술한 제2패턴(102)의 폭(W2)과 동일하거나 더 클 수 있으며(W3 ≥ W2), 제1패턴(101)의 폭(W1)보다는 작은 것이 바람직하다(W1 > W3). 이로써, 리세스패턴(105) 상부 양측 가장자리 측벽과 게이트전극(40) 사이에 갭(44)을 형성할 수 있다.
갭(44)은 소스 및 드레인영역(48)과 게이트전극(40) 사이에서 누설전류 발생 예컨대, GIDL의 발생을 억제하는 역할을 수행함과 동시에 활성영역(33)에 형성된 게이트전극(40)과 소자분리영역에 형성된 게이트전극(40) 사이(도 3의 'P' 지역)의 상호 간섭 현상 즉, 패싱게이트효과(passing gate effect)가 발생하는 것을 방지하는 역할을 수행한다. 이때, GIDL의 발생 및 패싱게이트효과를 보다 효과적으로 억제하기 위하여 갭(44)의 폭(W4)은 리세스패턴(105)과 게이트전극(40) 사이에 게재된 게이트절연막(39)의 두께보다 더 크게 형성하는 것이 바람직하다.
갭(44)을 매립하는 절연막(45)은 실질적으로 상술한 GIDL 발생 및 패싱게이트효과 발생을 방지하는 역할을 수행하는 것으로, 갭(44)을 매립함과 동시에 게이트전극(40)의 측벽을 덮을 수 있다. 즉, 갭(44)을 매립하는 절연막(45)은 게이트스페이서의 구조를 가질 수 있다.
또한, 갭(44)을 매립하는 절연막(45)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막일 수 있다.
상술한 갭(44)과 갭(44)을 매립하는 절연막(45)이 GIDL의 발생을 억제하는 원리와 패싱게이트효과를 방지하는 원리에 대해서는 앞서 도 2에서 자세히 설명하였기 때문에 여기서는 자세한 설명을 생략한다.
또한, 본 발명은 리세스패턴(104)과 게이트전극(40) 사이에 게재된 게이트절연막(39) 및 게이트전극(40) 상에 형성된 게이트하드마스크막(43)을 더 포함할 수 있다. 이와 같이, 게이트절연막(39), 게이트전극(40) 및 게이트하드마스크막(41)이 순차적으로 적층된 구조물을 통상적으로 게이트(gate, 43)라고 부르며, 게이트전극(40)의 폭(W3)은 게이트(43)의 폭과 동일하다.
게이트전극(40)은 폴리실리콘막, 금속물질막, 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 금속물질막으로는, 텅스텐막(W), 알루미늄막(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 티타늄실리사이드막(TiSi), 텅스텐실리사이드막(WSi) ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 사용할 수 있다. 도전성유기막으로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene) 등을 사용할 수 있다.
예를 들어, 게이트전극(40)이 적층막일 경우, 게이트절연막(39) 예컨대, 실리콘산화막과 계면 특성이 우수한 폴리실리콘막(40A)을 400Å ~ 700Å 범위의 두께를 갖도록 형성한 후, 폴리실리콘막(40A) 상에 신호 전달특성을 향상시키기 위하여 폴리실리콘막(40A) 보다 비저항이 낮은 금속물질막(40B) 예컨대, 텅스텐실리사이드막 또는 텅스텐막을 1000Å ~ 1500Å 범위의 두께를 갖도록 형성할 수 있다.
여기서, 소스 및 드레인영역(48)과 게이트전극(40) 사이에서 발생하는 GIDL을 보다 효과적으로 억제하기 위하여 소스 및 드레인영역(48)의 일함수와 게이트전극(40)의 일함수는 서로 동일하거나, 이들 사이의 일함수 차이 절대값이 0.5eV보다 작게 조절하는 것이 더욱 바람직하다. 이에 대해서는 앞서 도 2에서 자세히 설명하였기 때문에 여기서는 자세한 설명을 생략한다.
이와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 리세스패턴(105) 특 히, 제1패턴(101)을 통하여 얕은 접합을 갖는 소스 및 드레인영역(48)을 형성함으로써, 디자인 룰 감소에 따른 GIDL 증가를 억제할 수 있다.
또한, 본 발명은 얕은 접합을 갖는 소스 및 드레인영역(48)을 구비함으로써, 채널길이를 증가시킬 수 있으며 이를 통하여 디자인 룰 감소에 따른 누설전류의 증가를 보다 효과적으로 억제할 수 있는 효과가 있다.
또한, 본 발명은 갭(44)을 매립하는 절연막(45)의 두께를 게이트절연막의 두께보다 더 두껍게 형성함으로써, GIDL 발생을 보다 효과적으로 억제할 수 있다.
또한, 본 발명은 소스 및 드레인영역(48)과 게이트전극(48) 사이의 일함수 차이를 조절함으로써, GIDL 발생을 더욱더 효과적으로 억제할 수 있다.
이로써, 고집적화된 반도체 장치에서 요구하는 정보저장시간 마진을 확보할 수 있다.
또한, 본 발명은 제3패턴(103)을 통하여 핀 구조의 채널을 제공함으로써, 반도체 장치의 전류구동능력 및 동작속도를 향상시킬 수 있다.
또한, 본 발명은 갭(44)을 매립하는 절연막(45)을 구비함으로써, 패싱게이트효과를 억제할 수 있다.
이하 본 발명의 제1실시예 및 제2실시예에 따른 반도체 장치의 제조방법을 설명한다. 여기서는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 예로 들어 설명한다.
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정도이다. 각 도면의 (A)는 평면도이고, (B)는 평면도에 도시된 X-X` 절취선을 따라 도시한 단면도, (C)는 평면도에 도시된 Y-Y` 절취선을 따라 도시한 단면도이다.
도 4a에 도시된 바와 같이, 기판(31) 예컨대, 실리콘(Si)기판에 소자분리를 위한 소자분리막(32)을 형성한다. 소자분리막(32)은 산화막 예컨대, 고밀도플라즈마산화막(High Density Plsama oxide, HDP oxide) 또는 스핀온절연막(Spin On Dielectric, SOD)으로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
예를 들어, 스핀온절연막과 고밀도플라즈마산화막이 순차적으로 적층된 구조의 소자분리막(32)을 형성하는 방법은 다음과 같다.
기판(31)상에 패드산화막(미도시)과 패드질화막(미도시)을 순차적으로 적층된 소자분리마스크(미도시)를 형성한 후, 소자분리마스크를 식각장벽(etch barrier)으로 기판(31)을 식각하여 트렌치를 형성한다. 이어서, 트렌치 측벽에 측벽산화막, 라이너질화막, 라이너산화막을 순차적으로 형성한 후, 트렌치 일부를 갭필(gap fill)특성이 우수한 스핀온절연막을 이용하여 매립한 후, 나머지 트렌치를 스핀온절연막에 비하여 경도가 우수한 고밀도플라즈마산화막을 이용하여 매립한다. 이어서, 트렌치에 매립된 스핀온절연막과 고밀도플라즈마산화막의 막질을 향상시키기 위한 어닐(Anneal)을 실시한 후, 패드질화막의 표면이 노출될 때까지 화학적기계적연마(Chemical-Mechanical Polishing; CMP)공정을 진행하고, 패드질화막 및 패드산화막을 제거하는 일련의 공정과정을 통하여 스핀온절연막과 고밀도플라즈마산 화막이 순차적으로 적층된 소자분리막(32)을 형성할 수 있다.
여기서, 기판(31)에 소자분리막(32)이 형성된 영역이 소자분리영역이며, 소자분리막(32)이 형성된 영역을 제외한 기판(31) 영역이 활성영역(33)으로 정의된다.
다음으로, 기판(31) 상에 게이트 예정지역을 노출시키는 제1식각장벽패턴(34)을 형성한다. 이때, 제1식각장벽패턴(34)은 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인(line) 형태로 형성할 수 있으며, 제1식각장벽패턴(34)의 개구부(34A) 폭-제1패턴(101)의 폭(W1)과 동일함-은 후속 공정을 통하여 형성될 게이트의 폭보다 크게 형성하는 것이 바람직하다.
여기서, 제1식각장벽패턴(34)은 후속 새들핀 구조의 채널을 형성하기 위한 리세스패턴 형성 공정시 식각장벽(etch barrier)으로서 기능을 수행한다. 따라서, 제1식각장벽패턴(34)은 산화막, 질화막, 산화질화막(oxynitride) 및 비정질탄소막(amorphous carbon layer)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 이들 중에서 활성영역(33) 및 소자분리막(32)에 대하여 식각선택비를 갖고, 40nm급 선폭을 안정적으로 패터닝할 수 있는 비정질탄소막을 사용하여 제1식각장벽패턴(34)을 형성하는 것이 바람직하다. 참고로, 산화막을 식각장벽으로 40nm급 선폭을 갖는 패턴을 패터닝할 경우, 과도한 산화막 손실이 발생하여 40nm급 선폭을 갖는 패턴을 안정적으로 형성하기 어렵다.
또한, 후속 공정간 충분한 식각마진을 제공하기 위하여 제1식각장벽패턴(34)은 1500Å ~ 2500Å 범위의 두께를 갖도록 형성하는 것이 바람직하다.
다음으로, 제1식각장벽패턴(34)을 식각장벽(etch barrier)으로 기판(31)을 소정깊이 식각하는 1차 식각(first etch)을 실시하여 소자분리영역과 활성영역(33)을 동시에 가로지르는 라인 형태의 제1패턴(101)을 형성한다. 이때, 제1패턴(101)은 에피택셜 성장법을 사용하지 않고 융기된 소스 및 드레인영역을 형성하기 위한 것이다. 따라서, 1차 식각시 식각깊이(etch depth) 즉, 제1패턴(101)의 깊이는 엘리베이티드 소스/드레인 구조의 접합깊이(junction depth)를 고려하여 조절하는 것이 바람직하다. 구체적으로, 1차 식각시 식각깊이는 기판(31) 표면을 기준으로 엘리베이티드 소스/드레인 구조의 접합깊이와 동일한 수준 예컨대, 500Å ~ 800Å 범위의 갖도록 1차 식각을 진행하는 것이 바람직하다.
여기서, 1차 식각은 건식식각법(dry etch)을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마식각법(plasma etch)을 사용할 수 있다. 이때, 1차 식각 시 활성영역(33)과 소자분리막(32)에 대한 식각선택비가 동일한(즉, 활성영역:소자분리막 = 1:1) 식각가스를 사용하여 활성영역(33)과 소자분리막(32)을 동시에 식각하거나, 활성영역(33) 또는 소자분리막(32) 중 어느 하나에 대한 식각선택비가 높은 식각가스를 사용하여 활성영역(33)과 소자분리막(32)을 순차적으로 식각할 수 있다.
도 4b에 도시된 바와 같이, 1차 식각으로 인해 노출된 기판(31) 즉, 제1패턴(101)의 양측벽 및 제1식각장벽패턴(34)의 양측벽에 제2식각장벽패턴(35)을 형성한다. 이때, 제2식각장벽패턴(35)은 스페이서(spacer) 형태를 가질 수 있다.
여기서, 제2식각장벽패턴(34)은 후속 새들핀 구조의 채널을 형성하기 위한 리세스패턴 형성 공정시 제1식각장벽패턴(34)과 더불어서 식각장벽으로서 역할을 수행한다. 따라서, 제2식각장벽패턴(35)은 산화막, 질화막, 산화질화막 및 비정질탄소막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 이들 중에서 활성영역(33) 및 소자분리막(32)에 대하여 식각선택비를 갖는 질화막으로 형성하는 것이 바람직하다. 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다. 또한, 제2식각장벽패턴(34)은 비정질탄소막으로 이루어진 제1식각장벽패턴(34)의 리프팅(lifting)을 방지하기 위하여 저온(400℃ ~ 500℃) 질화막으로 형성하는 것이 더욱 바람직하다. 또한, 후속 공정간 충분한 식각마진을 제공하기 위하여 제2식각장벽패턴(35)은 100Å ~ 200Å 범위의 두께를 갖도록 형성하는 것이 바람직하다.
구체적으로, 스페이서 형태의 제2식각장벽패턴(35)을 저온(400℃ ~ 500℃) 질화막으로 형성하는 방법은 기판(31) 전면에 400℃ ~ 500℃ 범위에서 저온 질화막을 형성한 후, 전면식각공정 예컨대, 에치백(etchback)공정을 실시하여 1차 식각시 노출된 기판(31)의 양측벽 및 제1식각장벽패턴(34)의 양측벽에 저온 질화막을 잔류시킴으로써 형성할 수 있다.
여기서, 제1식각장벽패턴(34)과 제2식각장벽패턴(35)의 결합으로 이루어진 제3식각장벽패턴(36)은 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인 형태를 가질 수 있으며, 제3식각장벽패턴(36)의 개부구(36A) 폭은 제1식각장벽패턴(34)의 개구부(34A)의 폭보다 작다. 또한, 제3식각장벽패턴(36)의 개구부(36A) 폭-제2패턴(102)의 폭(W2)와 동일함-은 후속 공정을 통하여 형성될 게이트 폭과 동일하거나 더 작은 것이 바람직하다.
다음으로, 제3식각장벽패턴(36) 즉, 제1식각장벽패턴(34) 및 제2식각장벽패턴(35)을 식각장벽으로 기판(31)을 소정깊이 식각하여 활성영역(33)에 제1패턴(101) 아래에 연결되고 제1패턴(101)보다 작은 폭을 갖는 제2패턴(102)을 형성하는 2차 식각(second etch)을 실시한다. 이때, 제3식각장벽패턴(36)은 소자분리영역과 활성영역(33)을 동시에 가로지르는 라인 형태를 갖기 때문에 소자분리막(32)에도 활성영역(33)에 형성된 제2패턴(102)과 동일한 패턴이 형성된다.
2차 식각은 리세스 구조의 채널과 핀 구조의 채널이 결합된 새들핀 구조의 채널에서 리세스 구조의 채널을 형성하기 위한 것이다. 참고로, 리세스 구조의 채널은 반도체 장치의 유효채널길이를 증가시켜 디자인 룰이 감소함에 따른 채널길이 감소에 기인한 문턱전압 및 정보저장시간 특성 마진을 확보하는 역할을 수행한다. 따라서, 2차 식각시 식각깊이 즉. 제2패턴(102)의 깊이는 리세스 구조의 채널에서의 채널 길이를 고려하여 조절하는 것이 바람직하다. 구체적으로, 제2패턴(102)의 깊이는 제1패턴(101)의 하부면을 기준으로 800Å ~ 1200Å 범위의 갖도록 2차 식각을 진행하는 것이 바람직하다. 따라서, 2차 식각시 식각깊이는 1차 식각시 식각깊이보다 더 깊다. 또한, 누설전류가 증가하는 것을 방지하기 위하여 기판(31) 표면을 기준으로 제2패턴(102)의 깊이는 소자분리막(32)의 깊이보다 얕게 형성하는 것이 바람직하다. 이는 후속 공정을 통하여 제2패턴(102)에 매립될 게이트전극과 인접한 활성영역(33) 사이의 간섭 현상을 방지하기 위함이다.
또한, 제2패턴(102)의 폭(W2)은 제3식각장벽패턴(36)의 개구부 폭 특히, 제2식각장벽패턴(35)의 두께에 따라서 조절될 수 있다.
2차 식각은 건식식각법을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마 식각법을 사용할 수 있다. 이때, 2차 식각시 활성영역(33)과 소자분리막(32)을 대하여 식각선택비가 동일한(즉, 활성영역:소자분리막 = 1:1) 식각가스를 사용하여 활성영역(33)과 소자분리막(32)을 동시에 식각하거나, 활성영역(33) 또는 소자분리막(32) 중 어느 하나에 대하여 식각선택비가 높은 식각가스를 사용하여 활성영역(33)과 소자분리막(32)을 순차적으로 식각할 수 있다.
상술한 1차 식각 및 2차 식각을 통하여 활성영역(33)에 제1패턴(101)과 제1패턴(101) 아래에 연결되고 제1패턴(101)보다 작은 폭을 갖는 계단형 리세스패턴을 형성할 수 있다(제1패턴(101)의 폭(W1) > 제2패턴(102)의 폭(W2)).
한편, 2차 식각을 실시한 이후에 제1패턴(101)과 접하는 제2패턴(102)의 측벽 일부에 질화막으로 이루어진 스페이서(미도시)를 형성한 후, 스페이서 및 제3식각장벽패턴(36)을 식각장벽으로 등방성 식각공정을 진행하여 스페이서가 형성되지 않은 제2패턴(102)의 측벽을 추가로 식각함으로써, 제2패턴(102)을 벌브형(bulb type)으로 형성할 수도 있다.
도 4c에 도시된 바와 같이, 제3식각장벽패턴(36)을 식각장벽으로 소자분리막(32)을 식각하여 소자분리막(32)에 활성영역(33)에 형성된 제2패턴(102)의 저부 표면 및 저부 양측면을 새들핀 구조로 돌출시키는 제3패턴(103)을 형성하는 3차 식각(third etch)을 실시한다. 이때, 제3식각장벽패턴(36)을 사용하여 제3패턴(103) 을 형성하기 때문에 제3패턴(103)의 폭과 제2패턴(102)의 폭(W2)은 서로 동일하다.
3차 식각은 핀 구조의 채널을 형성하기 위한 것으로, 핀 구조의 채널은 채널에 대한 게이트의 제어력을 향상시켜 반도체 장치의 전류구동능력 및 동작속도 특성 마진을 확보하는 역할을 수행한다. 따라서, 3차 식각시 식각깊이 즉, 제3패턴(103)의 깊이는 핀 구조의 채널에서의 채널 길이를 고려하여 조절하는 것이 바람직하다. 구체적으로, 제3패턴(103)의 깊이는 제2패턴(102)의 저부 표면이 제3패턴(103)의 저보 표면보다 300Å ~ 600Å 범위의 높은 위치를 갖도록 3차 식각을 진행하는 것이 바람직하다. 따라서, 3차 식각시 식각깊이는 1차 식각시 식각깊이 및 2차 식각시 식각깊이보다 작다. 이는 상술한 2차 식각을 통하여 소자분리막(32)에도 활성영역에 형성된 제2패턴(102)과 동일한 패턴이 형성되어 있기 때문이다.
또한, 후속 공정을 통하여 제3패턴(103)에 매립되는 게이트전극과 기판(31) 사이의 상호 간섭 및 전기적인 단락을 방지하기 기판(31) 표면을 기준으로 제3패턴(103)의 깊이는 소자분리막(32)의 깊이보다 얕게 형성하는 것이 바람직하다.
3차 식각은 건식식각법을 사용하여 실시할 수 있으며, 건식식각법으로는 플라즈마식각법을 사용할 수 있다. 이때, 3차 식각시 제2리세스패턴(37)의 저부 표면 및 저부 양측면을 새들핀 구조로 돌출시키기 위하여 소자분리막(32) 만을 식각하는 것이 바람직하다. 따라서, 활성영역(33)은 식각하지 않고 소자분리막(32)만을 식각하는 식각가스를 사용하여 3차 식각을 진행하는 것이 바람직하다. 예컨대, 활성영역(33)이 실리콘(Si)이고, 소자분리막이 실리콘산화막(SiO2)일 경우, 실리콘은 식각 하지 않고 실리콘산화막은 식각하는 식각가스로는 불화메탄가스, 불화탄소가스 및 산소가스(O2)가 혼합된 혼합가스를 사용할 수 있다. 불화메탄가스로는 CHF3을 사용할 수 있고, 불화탄소가스로는 CF4, C2F6를 사용할 수 있다.
또한, 3차 식각은 2차 식각과 인시튜(in-situ)로 진행할 수 있다.
상술한 공정과정을 통하여 기판(31)에 제1패턴(101), 제2패턴(102) 및 제3패턴(103)으로 이루어진 계단형 새들핀 리세스패턴(105)을 형성할 수 있다.
도 4d에 도시된 바와 같이, 제3식각장벽패턴(36)을 제거한 후, 제3패턴(103)에 의하여 노출된 제2패턴(102)의 저부 양측면을 포함하는 리세스패턴(105)의 표면에 게이트절연막(39)을 형성한다. 이때, 게이트절연막(39)은 산화막으로 형성할 수 있으며, 산화막으로는 실리콘산화막(SiO2)을 사용할 수 있다. 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 30Å ~ 60Å 범위의 두께를 갖도록 형성할 수 있다.
다음으로, 리세스패턴(105)의 내부를 매립하는 게이트전극(40)을 형성한다. 게이트전극(40)은 도면에 도시된 바와 같이, 리세스패턴(105)을 완전히 매립하고 일부가 기판(31) 표면을 덮도록 형성할 수 있다. 또한, 게이트전극(40)은 도면에 도시하지는 않았지만, 리세스패턴(105)을 매립하고 기판(31) 표면과 동일한 표면을 갖도록 형성할 수도 있다.
게이트전극(40)은 폴리실리콘막, 금속물질막, 도전성유기막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다. 금 속물질막으로는, 텅스텐막(W), 알루미늄막(Al), 티타늄질화막(TiN), 이리듐산화막(IrO2), 티타늄실리사이드막(TiSi), 텅스텐실리사이드막(WSi) ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 사용할 수 있다. 도전성유기막으로는 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene) 등을 사용할 수 있다.
예를 들어, 게이트전극(40)을 적층막으로 형성하는 경우, 게이트절연막(39) 예컨대, 실리콘산화막과 계면 특성이 우수한 폴리실리콘막(40A)을 400Å ~ 700Å 범위의 두께를 갖도록 형성한 후, 폴리실리콘막(40A) 상에 신호 전달특성을 향상시키기 위하여 폴리실리콘막(40A) 보다 비저항이 낮은 금속물질막(40B) 예컨대, 텅스텐실리사이드막 또는 텅스텐막을 1000Å ~ 1500Å 범위의 두께를 갖도록 형성할 수 있다.
여기서, 후속 공정을 통하여 형성될 소스 및 드레인영역과 중첩되는 게이트전극(40) 예컨대, 금속물질막(40B)은 소스 및 드레인영역의 일함수와 동일하거나, 일함수 차이의 절대값이 0.5eV보다 작은 일함수를 갖는 금속물질을 선택하는 것이 바람직하다. 이는 게이트전극(40)과 소스 및 드레인영역이 서로 중첩되는 영역에서 발생하는 누설전류 즉, GIDL의 발생을 효과적으로 억제하기 위함이다. 이에 대하여 도 2에서 자세히 설명하였기 때문에 여기서는 자세한 설명을 생략한다.
한편, 리세스패턴(105)으로 인하여 게이트전극(40)의 상부면에 단차가 발생할 수 있다. 게이트전극(40)의 상부면에 형성된 단차는 후속 공정간 예컨대, 게이트 패터닝시 게이트 측벽 프로파일 불량 유발, 게이트 패터닝 식각 특성을 저하와 같은 부정적인 영향을 미치기 때문에 게이트전극(40) 상부면에 형성된 단차는 제거하는 것이 바람직하다. 게이트전극(40) 상부면에 형성된 단차는 평탄화공정 예컨대, 화학적기계적연마 또는 에치백 공정을 통하여 제거할 수 있다.
다음으로, 게이트전극(40) 상에 게이트하드마스크막(41)을 형성한다. 게이트하드마스크막(41)은 후속 공정간 게이트전극(40)을 보호하는 역할을 수행하고, 게이트 패터닝 공정 및 자기정렬콘택(Self Aligned Contact, SAC) 식각공정시 식각장벽 역할을 수행한다.
게이트하드마스크막(41)은 산화막, 질화막, 산화질화막 및 비정질탄소막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 후속 공정간 충분한 식각마진을 제공하기 위하여 2000Å ~ 2500Å 범위의 두께를 갖도록 형성할 수 있다.
다음으로, 게이트하드마스크막(41) 상에 제4식각장벽패턴(42)을 형성한다. 제4식각장벽패턴(42)은 게이트 패터닝 공정을 위한 것으로, 소자분리막(32)과 활성영역(33)을 동시에 가로지르는 라인 형태를 갖도록 형성할 수 있다. 그리고, 제4식각장벽패턴(42)은 포토레지스트(Photo Resist, PR)로 형성할 수 있다.
여기서, 제4식각장벽패턴(42)의 폭은 제1패턴(101)의 폭(W1)보다 작고, 제2패턴(102)-또는 제3패턴(103)-의 폭(W2)과는 동일하거나 더 클 수 있다.
도 4e에 도시된 바와 같이, 제4식각장벽패턴(42)을 식각장벽으로 게이트하드마스크막(41), 게이트전극(40) 및 게이트절연막(39)을 순차적으로 식각하여 리세스패턴(105)의 양측 가장자리 측벽과 갭(gap, 44)을 갖는 게이트(43)를 형성한다. 이 때, 게이트(43)의 폭은 게이트전극(40)의 폭(W3)과 동일하며, 게이트전극(40)의 폭(W3)은 제2패턴(102)의 폭(W2)과 동일하거나 더 클 수 있고, 제1패턴(101)의 폭(W1)보다는 작다.
여기서, 갭(44)은 후속 공정을 통하여 형성될 소스 및 드레인영역과 게이트(43) 특히, 게이트전극(40) 사이의 GIDL 발생, 이들 사이의 전기적인 단락 및 활성영역(33)에 형성된 게이트전극(40)과 소자분리영역에 형성된 게이트전극(40) 사이의 상호간섭현상 즉, 패싱게이트효과(passing gate effect)가 발생하는 것을 방지하는 역할을 수행한다. 따라서, 갭(44)의 폭(W4)은 게이트절연막(39)의 두께보다 크게 형성하는 것이 바람직하다. 갭(44)의 폭(W4)을 게이트절연막(39)보다 더 크게 형성하는 이유는 앞서 도 2에서 자세히 설명하였기 때문에 여기서는 자세한 설명을 생략한다.
한편, 제4식각장벽패턴(42)은 게이트(43)를 형성하는 과정에서 모두 소모되어 제거될 수 있다. 만약, 게이트(43)을 형성한 후에 제4식각장벽패턴(42)이 잔류할 경우, 별도의 제거공정 예컨대, 스트립공정을 실시하여 잔류하는 제4식각장벽패턴(42)을 제거한 후 후속 공정을 진행하는 것이 바람직하다.
상술한 공정과정을 통하여 게이트(43)의 일부가 기판(31) 표면보다 아래에 위치하게 되면서 소스 및 드레인영역 예정지역 즉, 게이트(43) 양측의 기판(31)이 종래의 에피택셜 성장법을 이용한 엘리베이티드 소스/드레인 구조와 동일한 형태를 갖는다. 결과적으로, 본 발명의 반도체 장치의 제조방법은 에피택셜 성장법을 사용하지 않고도 융기된 소스 및 드레인영역을 형성할 수 있다.
도 4f에 도시된 바와 같이, 갭(44)을 매립하는 절연막(45)을 형성한다. 이때, 절연막(45)은 갭(44)을 매립하고 게이트(43) 양측벽을 덮는 스페이서 형태로 형성할 수 있다. 갭(44)을 매립하는 절연막(45)은 후속 공정간 게이트(43)의 양측벽을 보호하는 역할, 소스 및 드레인영역과 게이트(43) 사이의 GIDL에 의한 누설전류의 발생을 억제하는 역할, 소스 및 드레인영역과 게이트(43) 사이의 전기적인 단락현상을 방지하는 역할 및 패싱게이트효과가 발생하는 것을 억제하는 역할을 수행한다.
갭(44)을 매립하는 절연막(45)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성하는 것이 바람직하며, 게이트절연막(39)보다 더 두꺼운 두께를 갖도록 형성하는 것이 바람직하다.
구체적으로, 게이트(43) 양측벽을 덮고 갭(44)을 매립하는 절연막(45)를 형성하는 방법은 게이트(43)를 포함하는 기판(31) 전면에 갭(44)을 매립하도록 절연막(45)을 형성한 후, 전면식각공정 에컨대, 에치백공정을 실시하여 절연막(45)을 게이트(43) 양측벽에 잔류시킴으로써 형성할 수 있다.
상술한 갭(44)과 갭(44)을 매립하는 절연막(45)이 GIDL의 발생을 억제하는 원리 및 패싱게이트효과를 억제하는 원리에 대해서는 앞서 도 2에서 자세히 설명하였기 때문에 여기서는 자세한 설명을 생략한다.
다음으로, 기판(31) 전면에 게이트(43) 사이를 매립하도록 층간절연막(46)을 형성한다. 이때, 층간절연막(46)은 산화막 예컨대, 실리콘산화막(SiO2), BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), SOG(Spin On Glass), 고밀도플라즈마산화막(High Density Plasma, HDP) 및 스핀온절연막(Spin On Dielectric, SOD)으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 층간절연막(46) 상에 자기정렬콘택마스크(미도시)를 형성한 후, 자기정렬콘택마스크를 식각장벽으로 층간절연막(46)을 식각하는 자기정렬콘택 식각공정을 실시하여 소스 및 드레인영역 예정지역의 기판(31) 표면 즉, 리세스패턴(105) 양측 활성영역(33)의 기판(31) 표면을 노출시키는 콘택홀(47)을 형성한다. 여기서, 콘택홀(47)은 통상적으로 랜딩플러그콘택홀(Landing Plug Contact hole, LPC hole) 이라고 부르기도 한다.
여기서, 본 발명은 콘택홀(47)을 형성하기 이전에 계단형 새들핀 리세스패턴(105) 특히, 제1패턴(101)을 형성하여 절연막(45)를 포함하는 게이트(43) 구조물의 일부가 기판(31) 표면 아래에 위치하게 된다. 즉, 콘택홀(47)을 형성하기 이전에 소스 및 드레인영역 예정지역의 기판(31)을 융기시키기 때문에 게이트(43) 스택의 높이가 감소하여 자기정렬콘택 식각공정을 보다 용이하게 진행할 수 있다. 이를 통하여 자기정렬콘택 식각공정을 진행하는 과정에서 발생하는 기판(31) 손상 및 식각부산물의 발생을 억제할 수 있다.
다음으로, 기판(31)에 불순물을 도핑하여 얕은 접합을 갖는 소스 및 드레인 영역(48)을 형성한다. NMOS의 경우 불순물로 N형 불순물인 인(P), 비소(As)를 사용할 수 있고, PMOS의 경우 불순물로 P형 불순물인 붕소(B)를 사용할 수 있다.
여기서, 소스 및 드레인영역(48)은 다양한 방법으로 형성할 수 있는바, 예를 들면 다음과 같다.
소스 및 드레인영역 형성방법은 층간절연막(46), 게이트(43) 및 절연막(45)를 이온주입장벽으로 기판(31)에 불순물을 이온주입한 후, 이온주입된 불순물을 활성화시키기 위한 열처리를 실시하여 소스 및 드레인영역(48)을 형성할 수 있다. 상술한 방법은 소스 및 드레인영역(48)의 불순물 도핑농도를 조절하기 용이하다는 장점이 있다.
또 다른 소스 및 드레인영역(48) 형성방법으로는 기판(31) 상에 불순물이 함유된 도전막을 형성한다. 즉, 콘택홀(47)을 불순물이 함유된 도전막을 매립하여 플러그(49)를 형성한다. 여기서, 플러그(49)는 통상적으로 랜딩플러그(Landing Plug)라고 부르기도 하며, 폴리실리콘막으로 형성할 수 있다. 이어서, 열처리를 실시하여 플러그(49)에 함유된 불순물을 기판(31)으로 확산시켜서 소스 및 드레인영역(48)을 형성할 수 있다. 상술한 방법은 공정과정이 단순화시켜 반도체 장치의 제조 효율을 향상시킬 수 있는 장점이 있다.
또 다른 소스 및 드레인영역 형성방법으로는 층간절연막(46), 게이트(43) 및 절연막(45)를 이온주입장벽으로 기판(31)에 제1불순물을 이온주입한다. 이어서, 제1불순물이 이온주입된 기판(31) 상에 제2불순물을 함유하는 도전막을 형성한다. 즉, 콘택홀(47)을 제2불순물을 함유하는 도전막으로 매립하여 플러그(49)를 형성한 다. 이어서, 열처리를 실시하여 이온주입된 제1불순물을 활성화시킴과 동시에 플러그(49)에 함유된 제2불순물을 기판(31)으로 확산시켜서 소스 및 드레인영역(48)을 형성할 수 있다. 이때, 제1불순물과 제2불순물은 서로 동일한 도전형을 갖는 불순물인 것이 바람직하다. 상술한 방법은 플러그(49)와 소스 및 드레인영역(48) 사이의 접촉 저항을 효과적으로 감소시킬 수 있는 장점이 있다.
상술한 공정과정을 통하여 본 발명의 제2실시예에 따른 반도체 장치를 완성할 수 있다. 상술한 제조방법에서 제3패턴(103)을 형성하기 위한 3차 식각공정만 생략하면 본 발명의 제1실시예에 따른 반도체 장치를 제조할 수 있다.
이와 같이, 본 발명은 기판(31)에 리세스패턴(105) 특히, 제1패턴(101)을 형성함으로써, 에피택셜 성장법을 사용하지 않고도 엘리베이티드 소스/드레인 구조를 형성할 수 있다. 이를 통하여 본 발명은 고집적도를 갖는 반도체 장치에서 안정적으로 엘리베이티드 소스/드레인 구조를 적용할 수 있는 반도체 장치의 제조방법을 제공할 수 있다. 또한, 에피택셜 성장법을 사용하여 엘리베이티드 소스/드레인 구조를 형성함에 따른 문제점들을 원천적으로 방지할 수 있다.
또한, 본 발명은 반도체 장치에 엘리베이티드 소스/드레인 구조를 적용하여 얕은 접합을 갖는 소스 및 드레인영역(48)을 형성함으로써, 디자인 룰 감소에 따른 누설전류 특히, GIDL 증가를 억제할 수 있다.
또한, 본 발명은 갭(44)을 매립하는 절연막(45)의 두께를 게이트절연막(39)의 두께보다 더 두껍게 형성함으로써, GIDL의 증가를 보다 효과적으로 억제할 수 있다.
또한, 본 발명은 소스 및 드레인영역(48)과 게이트전극(48) 사이의 일함수 차이를 조절함으로써, GIDL 발생을 더욱더 효과적으로 억제할 수 있다.
이로써, 고집적화된 반도체 장치에서 요구하는 정보저장시간 마진을 확보할 수 있다.
또한, 본 발명은 기판(31)에 리세스패턴(105)을 형성하고, 절연막(45)을 포함하는 게이트(43) 구조물의 일부를 리세스패턴(105)에 매립하여 소스 및 드레인영역 예정지역의 기판(31)을 융기시킴으로써, 자기정렬콘택 식각공정을 보다 용이하게 진행할 수 있는 효과가 있다.
또한, 본 발명은 갭(44)을 매립하는 절연막(45)을 구비함으로써, 패싱게이트효과를 억제할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1b는 종래기술에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
도 2는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면.
도 3은 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면.
도 4a 내지 도 4f는 본 발명의 제2실시예에 따른 반도체 장치의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 기판 32 : 소자분리막
33 : 활성영역 34 : 제1식각장벽패턴
34A : 제1식각장벽패턴 개구부 35 : 제2식각장벽패턴
36 : 제3식각장벽패턴 36A : 제3식각장벽패턴 개구부
39 : 게이트절연막 40 : 게이트전극
41 : 게이트하드마스크막 42 : 제4식각장벽패턴
43 : 게이트 44 : 갭
45 : 절연막 46 : 층간절연막
47 : 콘택홀 48 : 소스 및 드레인영역
49 : 플러그 101 : 제1패턴
102 : 제2패턴 103 : 제3패턴
104, 105 : 리세스패턴
Claims (58)
- 기판에 형성되고, 제1패턴과 상기 제1패턴 아래에 연결되어 상기 제1패턴보다 작은 폭을 갖는 제2패턴으로 이루어진 계단형 리세스패턴;상기 리세스패턴에 매립되고 자신의 양측벽과 상기 제1패턴 측벽 사이에 갭(gap)을 갖는 게이트전극;상기 리세스패턴과 상기 게이트전극 사이에 형성된 게이트절연막;상기 갭에 매립된 절연막; 및상기 리세스패턴 양측 기판에 형성되고, 상기 제1패턴으로 인해 융기된 소스 및 드레인영역을 포함하고,상기 갭의 폭이 상기 게이트절연막 두께보다 더 큰 반도체 장치.
- 삭제
- 제1항에 있어서,상기 제2패턴의 깊이는 상기 제1패턴의 깊이보다 더 큰 반도체 장치.
- 제1항에 있어서,상기 게이트전극의 폭은 상기 제2패턴의 폭과 동일하거나 더 큰 반도체 장치.
- 삭제
- 제1항에 있어서,상기 절연막은 갭을 매립하고 상기 게이트전극 측벽을 덮는 반도체 장치.
- 제1항에 있어서,상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막을 포함하는 반도체 장치.
- 제1항에 있어서,상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수는 서로 동일하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV 보다 작은 반도체 장치.
- 제1항에 있어서,상기 게이트전극은 반도체막 또는 금속물질막으로 이루어진 단일막이거나, 상기 반도체막과 상기 금속물질막이 적층된 적층막을 포함하는 반도체 장치.
- 제9항에 있어서,상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막을 포함하는 반도체 장치.
- 활성영역과 소자분리영역을 구비하는 기판에 형성되고 제1패턴과 상기 제1패턴 아래에 연결되어 상기 제1패턴보다 작은 폭을 갖는 제2패턴을 포함한 계단형 새들핀 리세스패턴;상기 리세스패턴에 매립되고, 자신의 양측벽과 상기 제1패턴 측벽 사이에 갭을 갖는 게이트전극;상기 리세스패턴과 상기 게이트전극 사이에 형성된 게이트절연막;상기 갭을 매립하는 절연막; 및상기 리세스패턴 양측 기판에 형성되고, 상기 제1패턴으로 인해 융기된 소스 및 드레인영역을 포함하고,상기 갭의 폭이 상기 게이트절연막 두께보다 더 큰 반도체 장치.
- 제11항에 있어서,상기 리세스패턴은 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 라인(line) 형태를 포함하는 반도체 장치.
- 제11항에 있어서,상기 리세스패턴은,상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 제1패턴;상기 활성영역에서 상기 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖는 제2패턴; 및상기 소자분리영역에서 상기 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖고 상기 제2패턴의 저부 표면 및 저부 양측면을 새들핀 구조로 노출시키는 제3패턴을 포함하는 반도체 장치.
- 제13항에 있어서,상기 제2패턴의 폭과 상기 제3패턴의 폭은 서로 동일한 반도체 장치.
- 제13항에 있어서,상기 제3패턴의 깊이가 가장 크고, 상기 제1패턴의 깊이가 가장 작은 반도체 장치.
- 제13항에 있어서,상기 게이트전극의 폭은 상기 제2패턴의 폭과 동일하거나 더 큰 반도체 장치.
- 삭제
- 제11항에 있어서,상기 절연막은 상기 갭을 매립하고, 상기 게이트전극 측벽을 덮는 반도체 장치.
- 제11항에 있어서,상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막을 포함하는 반도체 장치.
- 제11항에 있어서,상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수는 서로 동일하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV 보다 작은 반도체 장치.
- 제11항에 있어서,상기 게이트전극은 반도체막 또는 금속물질막으로 이루어진 단일막이거나, 상기 반도체막과 상기 금속물질막이 적층된 적층막을 포함하는 반도체 장치.
- 제21항에 있어서,상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막을 포함하는 반도체 장치.
- 기판을 선택적으로 식각하여 제1패턴과 상기 제1패턴 아래에 연결되어 상기 제1패턴보다 작은 폭을 갖는 제2패턴으로 이루어진 계단형 리세스패턴을 형성하는 단계;상기 리세스패턴 표면에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 상기 리세스패턴을 매립하고, 자신의 양측벽과 상기 제1패턴 측벽 사이에 갭(gap)을 갖도록 게이트전극을 형성하되, 상기 갭의 폭을 상기 게이트절연막의 두께보다 더 크게 형성하는 단계;상기 갭을 매립하는 절연막을 형성하는 단계; 및상기 제1패턴으로 인해 융기된 기판에 불순물을 도핑하여 소스 및 드레인영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제23항에 있어서,상기 리세스패턴을 형성하는 단계는,제1식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 제1패턴을 형성하는 1차 식각단계;상기 제1패턴의 양측벽 및 상기 제1식각장벽패턴 양측벽에 제2식각장벽패턴을 형성하는 단계; 및상기 제1식각장벽패턴 및 제2식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 상기 제1패턴 아래에 연결되고 상기 제1패턴보다 작은 폭을 갖는 제2패턴을 형성하는 2차 식각단계를 포함하는 반도체 장치의 제조방법.
- 제24항에 있어서,상기 1차 식각 및 상기 2차 식각은 건식식각법을 사용하여 실시하는 반도체 장치의 제조방법.
- 제24항에 있어서,상기 제2패턴의 깊이가 상기 제1패턴의 깊이보다 더 큰 반도체 장치의 제조방법.
- 제24항에 있어서,상기 제1식각장벽패턴은 비정질탄소막을 포함하는 반도체 장치의 제조방법.
- 제24항에 있어서,상기 제2식각장벽패턴은 질화막을 포함하는 반도체 장치의 제조방법.
- 제28항에 있어서,상기 질화막은 400℃ ~ 500℃ 범위의 온도에서 형성하는 반도체 장치의 제조방법.
- 제24항에 있어서,상기 게이트전극의 폭은 상기 제2패턴의 폭과 동일하거나 더 큰 반도체 장치의 제조방법.
- 삭제
- 제23항에 있어서,상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성하는 반도체 장치의 제조방법.
- 제23항에 있어서,상기 절연막을 형성하는 단계는,상기 갭을 매립하고 상기 기판 전면을 덮는 절연막을 형성하는 단계; 및전면식각공정을 실시하여 상기 절연막을 상기 게이트전극 양측벽에 잔류시키는 단계를 포함하는 반도체 장치의 제조방법.
- 제23항에 있어서,상기 소스 및 드레인영역을 형성하는 단계는,상기 기판 상에 불순물이 함유된 도전막을 형성하는 단계; 및열처리를 실시하여 상기 도전막에 함유된 불순물을 상기 기판으로 확산시키는 단계를 포함하는 반도체 장치의 제조방법.
- 제23항에 있어서,상기 소스 및 드레인영역을 형성하는 단계는,상기 기판에 제1불순물을 이온주입하는 단계;상기 기판상에 제2불순물이 함유된 도전막을 형성하는 단계; 및열처리를 실시하여 상기 도전막이 함유된 제2불순물을 상기 기판으로 확산시킴과 동시에 상기 이온주입된 제1불순물을 활성화시키는 단계를 포함하는 반도체 장치의 제조방법.
- 제35항에 있어서,상기 제1불순물과 상기 제2불순물은 동일한 도전형을 갖는 불순물인 반도체 장치의 제조방법.
- 제23항에 있어서,상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수가 서로 동일하게 형성하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV보다 작게 형성하는 반도체 장치의 제조방법.
- 제23항에 있어서,상기 게이트전극은 반도체막 또는 금속물질막을 사용하여 단일막으로 형성하거나, 반도체막과 금속물질막이 적층된 적층막으로 형성하는 반도체 장치의 제조방법.
- 제38항에 있어서,상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막을 포함하는 반도체 장치의 제조방법.
- 활성영역과 소자분리영역을 구비하는 기판을 선택적으로 식각하여 제1패턴과 상기 제1패턴 아래에 연결되어 상기 제1패턴보다 작은 폭을 갖는 제2패턴을 포함한 계단형 새들핀 리세스패턴을 형성하는 단계;상기 리세스패턴 표면에 게이트절연막을 형성하는 단계;상기 게이트절연막 상에 상기 리세스패턴을 매립하고, 자신의 양측벽과 상기 제1패턴 측벽 사이에 갭(gap)을 갖도록 게이트전극을 형성하되, 상기 갭의 폭을 상기 게이트절연막의 두께보다 더 크게 형성하는 단계;상기 갭을 매립하는 절연막을 형성하는 단계; 및상기 제1패턴으로 인해 융기된 기판에 불순물을 도핑하여 소스 및 드레인영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제40항에 있어서,상기 리세스패턴은 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 라인 형태를 포함하는 반도체 장치의 제조방법.
- 제40항에 있어서,상기 리세스패턴을 형성하는 단계는,제1식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 상기 소자분리영역과 상기 활성영역을 동시에 가로지르는 제1패턴을 형성하는 1차 단계;상기 제1패턴의 양측벽 및 상기 제1식각장벽패턴의 양측벽에 제2식각장벽패턴을 형성하는 단계;상기 제1식각장벽패턴 및 상기 제2식각장벽패턴을 식각장벽으로 상기 기판을 식각하여 상기 활성영역에 상기 제1패턴 아래에 연결되고 상기 제1패턴보다 작은 폭을 갖는 제2패턴을 형성하는 2차 식각단계; 및상기 제1식각장벽패턴 및 제2식각장벽패턴을 식각장벽으로 상기 소자분리영역을 식각하여 제1패턴 아래에 연결되며 상기 제1패턴보다 작은 폭을 갖고 상기 제2패턴의 저부 표면 및 저부 양측면을 새들핀 구조로 노출시키는 제3패턴을 형성하는 3차 식각단계를 포함하는 반도체 장치의 제조방법.
- 제42항에 있어서,상기 1차 식각, 상기 2차 식각 및 상기 3차 식각은 건식식각법을 사용하여 실시하는 반도체 장치의 제조방법.
- 제42항에 있어서,상기 2차 식각과 상기 3차 식각은 인시튜(in-situ)로 실시하는 반도체 장치의 제조방법.
- 제42항에 있어서,상기 제3패턴의 깊이가 가장 크고, 상기 제1패턴의 깊이가 가장 작은 반도체 장치의 제조방법.
- 제42항에 있어서,상기 제1식각장벽패턴은 비정질탄소막을 포함하는 반도체 장치의 제조방법.
- 제42항에 있어서,상기 제2식각장벽패턴은 질화막을 포함하는 반도체 장치의 제조방법.
- 제47항에 있어서,상기 질화막은 400℃ ~ 500℃ 범위의 온도에서 형성하는 반도체 장치의 제조방법.
- 제42항에 있어서,상기 게이트전극의 폭은 상기 제2패턴의 폭과 동일하거나 더 큰 반도체 장치의 제조방법.
- 삭제
- 제40항에 있어서,상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막 또는 이들이 적층된 적층막으로 형성하는 반도체 장치의 제조방법.
- 제40항에 있어서,상기 절연막을 형성하는 단계는,상기 갭을 매립하고 상기 기판 전면을 덮는 절연막을 형성하는 단계; 및전면식각공정을 실시하여 상기 게이트 양측벽에 상기 절연막을 잔류시키는 단계를 포함하는 반도체 장치의 제조방법.
- 제40항에 있어서,상기 소스 및 드레인영역을 형성하는 단계는,상기 기판상에 불순물이 함유된 도전막을 형성하는 단계; 및열처리를 실시하여 상기 도전막에 함유된 불순물을 상기 기판으로 확산시키는 단계를 포함하는 반도체 장치의 제조방법.
- 제40항에 있어서,상기 소스 및 드레인영역을 형성하는 단계는,상기 기판에 제1불순물을 이온주입하는 단계;상기 기판상에 제2불순물이 함유된 도전막을 형성하는 단계; 및열처리를 실시하여 상기 도전막이 함유된 제2불순물을 상기 기판으로 확산시킴과 동시에 상기 이온주입된 제1불순물을 활성화시키는 단계를 포함하는 반도체 장치의 제조방법.
- 제54항에 있어서,상기 제1불순물과 상기 제2불순물은 동일한 도전형을 갖는 불순물인 반도체 장치의 제조방법.
- 제40항에 있어서,상기 소스 및 드레인영역의 일함수와 상기 게이트전극의 일함수가 서로 동일하게 형성하거나, 상기 소스 및 드레인영역과 상기 게이트전극 사이의 일함수 차이의 절대값이 0.5eV보다 작게 형성하는 반도체 장치의 제조방법.
- 제40항에 있어서,상기 게이트전극은 반도체막 또는 금속물질막을 사용하여 단일막으로 형성하거나, 반도체막과 금속물질막이 적층된 적층막으로 형성하는 반도체 장치의 제조방법.
- 제57항에 있어서,상기 반도체막은 폴리실리콘막을 포함하고, 상기 금속물질막은 텅스텐막을 포함하는 반도체 장치의 제조방법.
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Patent event date: 20110728 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20100907 Comment text: Notification of reason for refusal Patent event code: PE06011S01I Patent event date: 20100531 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |
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| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| PJ0201 | Trial against decision of rejection |
Patent event date: 20110824 Comment text: Request for Trial against Decision on Refusal Patent event code: PJ02012R01D Patent event date: 20110728 Comment text: Decision to Refuse Application Patent event code: PJ02011S01I Appeal kind category: Appeal against decision to decline refusal Decision date: 20111006 Appeal identifier: 2011101005881 Request date: 20110824 |
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| PB0901 | Examination by re-examination before a trial |
Comment text: Amendment to Specification, etc. Patent event date: 20110824 Patent event code: PB09011R02I Comment text: Request for Trial against Decision on Refusal Patent event date: 20110824 Patent event code: PB09011R01I Comment text: Amendment to Specification, etc. Patent event date: 20110107 Patent event code: PB09011R02I Comment text: Amendment to Specification, etc. Patent event date: 20100722 Patent event code: PB09011R02I |
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| B701 | Decision to grant | ||
| PB0701 | Decision of registration after re-examination before a trial |
Patent event date: 20111006 Comment text: Decision to Grant Registration Patent event code: PB07012S01D Patent event date: 20110926 Comment text: Transfer of Trial File for Re-examination before a Trial Patent event code: PB07011S01I |
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| GRNT | Written decision to grant | ||
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Comment text: Registration of Establishment Patent event date: 20111109 Patent event code: PR07011E01D |
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Payment date: 20111110 End annual number: 3 Start annual number: 1 |
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| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20151009 |