KR101087918B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 매립 게이트 저부의 곡률반경을 크게 하여 DIBL특성을 향상시키고, 게이트 정션을 연결하는 부분의 면적을 크게하여 접촉 저항을 개선시키는 기술을 개시한다.
본 발명에 따른 반도체 소자의 제조 방법은 소자분리막이 구비된 반도체 기판 상부에 마스크 패턴을 형성하고, 마스크 패턴을 배리어로 반도체 기판을 식각하여 반원형 리세스를 형성한다. 다음에, 리세스 및 마스크 패턴 사이에 희생 물질을 매립한 후 마스크 패턴을 제거하고, 마스크 패턴이 제거된 부분에 실리콘층을 형성한다. 그 다음, 희생 물질을 제거하여 게이트 영역을 형성하는 단계와, 게이트 영역에 게이트 물질 및 절연막을 매립하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, 매립 게이트(Buried Gate) 형성 방법에 관한 것이다.
DRAM 등과 같은 반도체 메모리 소자가 고집적화됨에 따라 메모리 셀이 점차 미세화되고 있다. 그에 따라, 미세화된 메모리 셀에서 소정의 셀 캐패시턴스를 확보하고, 셀 트랜지스터 특성을 향상시키기 위한 노력이 다양하게 시도되었다. 메모리 셀이 미세화됨에 따라 보다 작은 사이즈의 셀 트랜지스터가 요구되고 있다.
이와 같은 미세화에 대응하여 특성 면에 있어서 문제가 없는 셀 트랜지스터를 구현하기 위하여 확산층에서의 불순물 농도를 제어하는 방법이 많이 시도되었다. 그러나, 채널의 길이가 감소함에 따라 소자 제조 공정중에 다양한 열처리 공정들을 거치면서 트랜지스터의 확산층 깊이를 제어하는 것이 어렵고, 유효 채널 길이가 줄어들고 문턱 전압(threshold voltage)이 감소함으로써 단채널 효과(short channel effect)가 현저하게 발생되어 셀 트랜지스터의 동작에 심각한 문제가 야기된다.
이와 같은 문제를 해결하기 위한 방법으로서, 기판 표면에 트렌치를 형성하고, 상기 트렌치 내에 트랜지스터의 게이트를 형성하는 매립 게이트형 트랜지스터가 제안되었다. 매립 게이트형 트랜지스터는 게이트를 트렌치 내에 형성함으로써 소스와 드레인 간의 거리를 길게 하여 유효 채널 길이를 증가시킬 수 있으므로 단채널 효과를 줄일 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 매립 게이트 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 소자분리영역을 정의하는 하드마스크 패턴(미도시)을 형성한다. 다음에, 하드마스크 패턴(미도시)을 마스크로 반도체 기판(100)을 식각하여 소자분리용 트렌치(미도시)를 형성한다. 그리고, 상기 소자분리용 트렌치(미도시)에 절연물질을 매립하여 소자분리막(105)을 형성한다. 그 다음, 하드마스크 패턴(미도시)이 노출될때까지 평탄화 식각을 진행하고, 하드마스크 패턴(미도시)을 제거한다. 이때, 하드마스크 패턴(미도시)을 제거하면, 소자분리막(105)이 반도체 기판(100)에 비해 높게 형성된다. 따라서, 추가 세정 공정을 진행하여 소자분리막(105)과 반도체 기판(100)의 높이가 같아지도록 한다.
도 1b를 참조하면, 소자분리막(105)이 형성된 반도체 기판(100) 상부에 매립 게이트 영역을 정의하는 제 2 하드마스크 패턴을 형성하고, 상기 제 2 하드마스크 패턴을 마스크로 반도체 기판(100)을 식각하여 리세스(110)을 형성한다. 이때, 디자인 룰이 미세화됨에 따라 선폭이 작아지게 되고, 종횡비가 증가함에 따라 반도체 기판 식각 공정 시 수직으로 식각하기가 어려워진다. 따라서, 식각된 리세스는 경 사를 가지게 되고, 'A'와 같이 리세스 저부가 V자형으로 뾰족하게 형성된다.
그 다음, 산화 공정으로 리세스를 포함하는 반도체 기판(100) 표면에 게이트 산화막(115)을 형성한다. 다음에, 게이트 물질로 리세스(110)를 매립하여 매립 게이트를 형성한다.
상술한 바와 같이, 매립 게이트 형성 시 리세스 저부가 V자형으로 뾰족하게 형성되어 게이트 형성 시 균일한 유전막 두께를 가지기 어렵고, 두께가 일정한 게이트 유전막이 형성된다고 하여도 뾰족한 바닥면에 E-filed의 분포가 집중되므로, 게이트 특성이 열화되는 문제점이 있다. 특히, DIBL(Drain Induced Barrier Lowering)이 취약해지면서 게이트의 오프 특성이 취약해진다.
본 발명은 매립 게이트 저부의 모양을 변형시켜 게이트 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 소자분리막이 구비된 반도체 기판 상부에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 배리어로 상기 반도체 기판을 식각하여 반원형 리세스를 형성하는 단계와, 상기 리세스 및 상기 마스크 패턴 사이에 희생 물질을 매립하는 단계와, 상기 마스크 패턴을 제거하는 단계와, 상기 마스크 패턴이 제거된 부분에 실리콘층을 형성하는 단계와, 상기 희생 물질을 제거하여 게이트 영역을 형성하는 단계와, 상기 게이트 영역에 게이트 물질 및 절연막을 매립하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 소자분리막은 상기 반도체 기판보다 높게 형성되며, 상기 마스크 패턴 사이의 선폭은 상기 리세스 선폭의 20 ~ 50%이며, 상기 마스크 패턴은 매립게이트용 마스크를 이용한 사진 식각으로 패턴을 형성한 후 상기 패턴 측벽에 스페이서를 증착하여 형성하는 것을 특징으로 한다.
그리고, 상기 리세스를 형성하는 단계는 등방성 식각으로 진행하고, 상기 리세스 표면에 게이트 유전막을 형성하는 단계를 더 포함하고, 상기 희생 물질은 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나로 형성한다.
그리고, 상기 실리콘층은 실리콘을 적층하여 형성하며, 상기 실리콘층은 SEG(Selective Epitaxial Growth) 방법으로 형성하고, 상기 실리콘층은 상기 희생물질의 높이만큼 형성한다.
그리고, 상기 실리콘층을 형성한 후 게이트 유전막을 증착하는 공정을 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 매립 게이트에 있어서, 반원형태로 형성된 리세스 및 상기 리세스의 선폭보다 작은 선폭으로 구비된 넥 부분으로 구성된 게이트 영역을 포함하는 반도체 기판과, 상기 게이트 영역 저부에 매립된 게이트 전극 물질과, 상기 게이트 전극 물질 상부에 구비된 게이트 절연막을 포함하는 것을 특징으로 한다.
여기서, 상기 게이트 영역 내측에 게이트 유전막을 더 포함하며, 상기 게이트 전극 물질은 텅스텐인 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 매립 게이트 저부의 곡률반경을 크게 하여 DIBL특성을 향상시켜, 게이트 특성을 향상시킬 수 있다. 또한, 후속으로 게이트 정션을 연결하는 부분의 면적을 향상시켜 접촉 저항을 개선시키는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도2j는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(200) 상부에 소자분리영역을 정의하는 제 2 하드마스크 패턴(미도시)을 형성한다. 다음에, 상기 제 1 하드마스크 패턴(미도시)을 마스크로 반도체 기판(200)을 식각하여 소자분리용 트렌치(미도시)를 형성한다.
그 다음, 상기 소자분리용 트렌치(미도시)를 포함하는 반도체 기판(200) 상부에 절연물질을 형성한 후 평탄화를 진행하여 소자분리막(205)을 형성한다. 그리고, 제 1 하드마스크 패턴(미도시)을 제거한다. 이때, 소자분리막(205)은 제 1 하드마스크 패턴(미도시)이 형성된 높이만큼 반도체 기판(200)보다 높게 형성되어 있다.
도 2b를 참조하면, 반도체 기판(200) 상부에 하드마스크 물질을 증착하고, 소자분리막(205)이 노출될때까지 평탄화시켜 제 2 하드마스크(210)를 형성한다. 이때, 제
2 하드마스크(210)는 상기 도 2a에 도시된 공정에서 소자분리막(205) 형성 시 사용되었던 제 1하드마스크 패턴(미도시)을 제거하지 않고 사용할 수 도 있다.
다음에, 제 2 하드마스크(210) 상부에 매립 게이트 영역을 정의하는 감광막 패턴(215)을 형성한다.
도 2c를 참조하면, 감광막 패턴(213)을 마스크로 제 2 하드마스크(210)를 식각하여 반도체 기판(200)을 노출시키는 제 2 하드마스크 패턴(210a)을 형성한다. 다음에, 감광막 패턴(213)을 제거한다. 이때, 제 2 하드마스크 패턴(210a)들 사이의 선폭(W1)은 통상적인 매립 게이트의 선폭보다 20 ~ 50% 감소된 선폭을 가지도록 하는 것이 바람직하다.
도시된 방법 이외에도 통상적인 매립 게이트의 선폭을 갖는 마스크를 이용한 사진식각 공정으로 마스크 패턴을 형성한 후 상기 마스크 패턴 측벽에 스페이서를 형성하여 미세 선폭을 가지는 마스크 패턴을 형성할 수 있다. 이는, 포토 공정의 난이도나 고분해능을 가진 포토 장비를 사용하지 않아도 가능하다.
도 2d를 참조하면, 제 2 하드마스크 패턴(210a)을 배리어로 등방성 식각을 진행한다. 여기서, 미세 선폭을 이용하여 등방성 식각을 진행하면, 입구의 선폭은 좁지만 식각되는 면의 선폭은 증가하여 곡률반경이 큰 리세스(214)가 형성된다. 이와 같이, 곡률반경이 큰 리세스(214)는 유효 채널 길이는 종래의 매립 게이트와 동일하게 유지되며, 후속 공정에 확보되는 정션 접촉 부분은 증가하게 된다.
도 2e를 참조하면, 리세스(214) 표면에 게이트 유전막을 성장시킨다. 이때, 리세스(214)는 곡률반경이 큰 반원 형태로 형성되었으므로, 열 산화(Thermal Oxidation)공정으로도 균일한 두께의 게이트 유전막을 성장시킬 수 있다.
다음에, 제 2 하드마스크 패턴(210a) 및 리세스(214)를 포함하는 반도체 기판(200) 전체 상부에 희생물질(220)을 형성한다. 그 다음, 제 2 하드마스크 패턴(210a)이 노출될때까지 평탄화 공정을 진행한다. 여기서, 희생물질은 후속으로 실리콘층을 적층하거나 성장시킬 때 매립 게이트의 상부를 형성할 부분으로 쉽게 제거할 수 있는 물질을 사용한다. 예컨대, 질화막 또는 산화막으로 형성한다. 이때, 산화막은 게이트 유전막(215)과 소자분리막(205)에 사용된 산화막보다 습식 식각(Wet Etch) 속도가 빠른 산화막으로 형성하는 것이 바람직하다.
도 2f를 참조하면, 제 2 하드마스크 패턴(210a)을 제거한다. 이때, 희생물질(220)은 게이트 유전막(215)을 저부에 두고 돌출된 형태로 남겨진다.
도 2g를 참조하면, 제 2 하드마스크 패턴(210a)이 제거된 부분에 실리콘층(225)을 형성한다. 이때, 실리콘층(225)은 반도체 기판(200) 상부에 증착하여 형성하거나, 노출된 반도체 기판(200)의 실리콘을 시드(Seed)로 하는 SEG(Selective Epitaxial Growth) 방법으로 형성할 수 있다.
도 2h를 참조하면, 희생물질(220)을 제거하여 매립 게이트 영역(227)을 형성한다. 다음에, 산화 공정을 진행하여 실리콘층(225) 표면에 게이트 유전막(230)을 성장시킨다. 여기서, 추가로 게이트 유전막(230)을 성장시키는 공정은 희생물질(220) 제거 공정 시 제 1 게이트 유전막(215)이 손상되었을 시 이를 보상하기 위한 것으로, 생략이 가능하다.
도 2i를 참조하면, 매립 게이트 영역(227)을 포함하는 반도체 기판(200) 전체 상부에 게이트 전극 물질(235)을 증착한다.
도 2j를 참조하면, 에치-백 공정을 진행하여 매립 게이트 영역(227) 저부에만 게이트 전극 물질(235)이 남겨지도록 한다.
그 다음, 게이트 전극 물질(235) 상부에 게이트 절연막(240)을 형성하여 매립 게이트를 형성한다. 여기서, 매립 게이트와 소자분리막(205) 사이의 거리(W2)가 증가되었다. 즉, 후속 게이트 정션을 연결하는 접촉 면적이 증가되어 접촉 저항이 개선될 수 있다.
도 3은 본 발명의 반도체 소자를 도시한 단면도이다.
도 3을 참조하면, 소자분리막(305)이 구비된 반도체 기판(300)에 매립 게이트가 구비된다.
여기서, 매립 게이트(300)는 반원형태로 형성된 리세스(314)와 리세스(314)의 선폭보다 작은 선폭으로 구비된 넥 부분으로 구성된 게이트 영역이 구비된다. 그리고, 상기 게이트 영역 저부에 게이트 전극 물질(335)이 매립되어 있고, 게이트 전극 물질(335) 상부에 구비된 게이트 절연막(340)이 구비되어 있다. 이때, 게이트 절연막(340)은 반도체 기판(300)과 그 높이가 동일하도록 한다.
그리고, 게이트 영역 내측에 게이트 유전막(315)를 포함하고 있다. 여기서, 게이트 유전막(315)은 산화막으로 형성된다.
여기서, 매립 게이트(300) 저부가 곡률반경이 큰 반원 형태로 형성되었으므로, 열 산화(Thermal Oxidation)공정으로도 균일한 두께의 게이트 유전막(315)을 성장시킬 수 있다. 또한, 매립 게이트(300)와 소자분리막(305) 사이의 거리(W3)가 종래에 비해 증가되어, 후속 게이트 정션을 연결하는 접촉 면적이 증가되어 접촉 저항이 개선될 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3은 본 발명의 반도체 소자를 도시한 단면도.
< 도면의 주요 부분에 대한 부호 설명 >
200, 300 : 반도체 기판 205, 305 : 소자 분리막
210 : 제 2 하드마스크 213 : 감광막 패턴
214, 314 : 리세스 215, 315 : 게이트 유전막
220 : 희생물질 225 : 실리콘층
227 : 매립 게이트 영역 230 : 제 1 게이트 유전막
235, 335 : 게이트 전극 물질 240, 340 : 게이트 절연막
Claims (14)
- 소자분리막이 구비된 반도체 기판 상부에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 배리어로 상기 반도체 기판을 식각하여 반원형 리세스를 형성하는 단계;상기 리세스 및 상기 마스크 패턴 사이에 희생 물질을 매립하는 단계;상기 마스크 패턴을 제거하는 단계;상기 마스크 패턴이 제거된 부분에 실리콘층을 형성하는 단계;상기 희생 물질을 제거하여 게이트 영역을 형성하는 단계; 및상기 게이트 영역에 게이트 물질 및 절연막을 매립하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자분리막은 상기 반도체 기판보다 높게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 마스크 패턴 사이의 선폭은 상기 리세스 선폭의 20 ~ 50%인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 마스크 패턴은 매립게이트용 마스크를 이용한 사진 식각으로 패턴을 형성한 후 상기 패턴 측벽에 스페이서를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스를 형성하는 단계는 등방성 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스를 형성하는 단계 이후,상기 리세스 표면에 게이트 유전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 희생 물질은 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층은 실리콘을 적층하여 형성하는 것을 특징으로 하는 반도체 소 자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층은 SEG(Selective Epitaxial Growth) 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층은 상기 희생물질의 높이만큼 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리콘층을 형성한 후 게이트 유전막을 증착하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 매립 게이트에 있어서,반원형태로 형성된 리세스 및 상기 리세스의 선폭보다 작은 선폭으로 구비된 넥 부분으로 구성된 게이트 영역을 포함하는 반도체 기판;상기 게이트 영역 저부에 매립된 게이트 전극 물질; 및상기 게이트 전극 물질 상부에 구비된 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 게이트 영역 내측에 게이트 유전막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 12 항에 있어서,상기 게이트 전극 물질은 텅스텐인 것을 특징으로 하는 반도체 소자.
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