KR100924197B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터 형성 시 수직형 게이트 영역을 정의하는 마스크 패턴을 제거한 후, 써라운드 게이트(Surrounding gate)를 형성하고, 비트 라인 분리를 위한 식각 공정을 수행하여 소자의 수율을 향상시킬 수 있고, 소스/드레인 영역을 한번의 불순물 이온 주입 공정으로 형성하여 공정을 단순화할 수 있는 기술이다.
Description
본 발명은 반도체 소자에 관한 것이다. 특히, 수직형 트랜지스터(Vertical transistor)를 포함한 반도체 소자 및 그 제조 방법에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 제한된 영역에 더 많은 트랜지스터를 넣어 그 집적도를 높이는 기술이 요구되고 있다. 이를 위하여, 작은 면적에 메모리 셀 소자를 넣는 것이 가능한 수직형 트랜지스터 기술이 제안되었다. 메모리 소자의 경우, 수직형 트랜지스터는 수직형 채널을 둘러싸는 써라운드 전극(Surrounding gate) 구조를 제공한다.
이러한 써라운드 전극을 4F2에 형성하기 위해 채널 영역을 선택적 등방성 식각하여 채널 영역을 소스/드레인 영역에 비해 더 가늘게 만들어 우수한 소자 특성을 얻을 수 있다. 결국, 수직형 트랜지스터는 효과적으로 제한된 면적을 사용할 수 있다. 한편, 수직형 트랜지스터는 더 작은 크기의 트랜지스터를 손쉽게 만들 수 있을 것이라는 기대되어 디램(DRAM)뿐만 아니라 다양한 분야의 트랜지스터로 각광을 받고 있다.
메모리와 같은 반도체 소자의 제조에 있어서, 한정된 영역에 더 많은 소자를 형성하기 위하여 집적도의 증가를 요구하고 있다. 이러한 집적도 향상을 위하여 트랜지스터를 수직형 구조로 형성하는 수직형 트랜지스터 기술이 시도되고 있다. 수직형 트랜지스터 기술은 작은 면적에 메모리 셀 소자를 넣는 것을 의미한다. 이러한 수직형 트랜지스터는 수직형 채널 구조를 둘러싸는 써라운드(Surrounding gate) 전극 구조를 포함한다.
한편, 이러한 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있어 단채널 효과에 대해 매우 효과적인 수단이 된다. 특히 써라운드 전극은 게이트의 제어력(Gate controllability)을 극대할 수 있어 단채널 효과(Short channel effect: SCE)뿐만 아니라 전류가 흐르는 면적이 가장 넓어 우수한 동작 전류 특성을 제공한다. 따라서 집적도를 증가시키기 위해 수직형 트랜지스터는 더 가늘고 긴 구조를 요구하게 되었다.
그러나, 높은 종횡비(High aspect ratio)를 갖는 수직형 트랜지스터의 게이트 전극 형성 시, 이러한 높은 종횡비를 갖는 필러 측벽과 상부에 잔유물이 형성될 수 있다. 또한, 도전층 게이트가 형성된 후 불순물 이온 주입 공정에 의해 접합 영역이 형성되어 접합 영역과 게이트의 중첩 마진이 적다. 결국 수직형 트랜지스터의 본체와 반도체 기판이 격리되어 플로팅 바디 효과(Floating body effect)가 생길 수 있다.
그리고, 높은 종횡비로 인하여 얇고 깊은 비트 라인 분리를 위한 식각 공정이 잘 되지 않을 수 있다. 또한, 높은 종횡비로 인해 폴리머에 의한 국부적으로 비 트 라인 분리가 잘 되지 않을 가능성이 있다. 더욱이, 높은 종횡비로 인하여 비트 라인 분리용 절연막의 매립이 어렵다. 따라서, 상기와 같은 현상으로 인한 소자의 수율이 감소한다.
본 발명은 수직형 트랜지스터 형성 시 수직형 트랜지스터 영역을 정의하는 마스크 패턴을 제거한 후, 써라운드 게이트(Surrounding gate)를 형성하고, 비트 라인 분리를 위한 식각 공정을 수행하여 소자의 수율을 향상시킬 수 있고, 소스/드레인 영역을 한번의 불순물 이온 주입 공정으로 형성하여 공정을 단순화할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
반도체 기판 상부에 활성 영역을 정의하는 마스크 패턴을 형성하는 단계와, 마스크 패턴을 식각 마스크로 반도체 기판의 일부를 식각하여 제1 필러(Pillar)를 형성하는 단계와, 마스크 패턴 및 제1 필러의 측벽에 스페이서를 형성하는 단계와, 스페이서와 마스크 패턴을 식각 마스크로 제1 필러 사이에 노출된 반도체 기판의 일부를 식각하여 제1 필러가 연장된 제2 필러를 형성하는 단계와, 제2 필러의 일부를 선택 식각하여 제3 필러를 형성하는 단계와, 스페이서와 마스크 패턴을 제거하는 단계와, 제1 필러 상부와 제3 필러 사이의 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계와, 제3 필러의 외측에 써라운드 게이트를 형성하는 단계를 포함한다.
본 발명에 따른 반도체 소자는,
상기와 같은 반도체 소자의 제조 방법으로 제조된 반도체 소자를 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 소자의 높은 종횡비를 감소시킨 후, 비트 라인 분리를 위한 식각 공정 및 비트 라인 분리용 절연막 형성 공정을 수행하여 소자의 수율을 극대화할 수 있다.
또한, 본 발명은 게이트 전극 형성 전에 소스/드레인 영역을 형성함으로써 게이트와 소스/드레인 영역의 중첩도를 증가시켜 플로팅 바디 효과를 개선할 수 있다. 이러한 플로팅 바디 효과의 개선으로 소자의 누설전류를 감소시켜 리프레쉬 특성을 향상시킬 수 있다.
그리고, 비트 라인 분리를 위한 식각 공정 시 열 유동성이 있는 절연막을 사용하여 후속 공정에서 절연막 제거 공정을 생략할 수 있다. 또한, 소스/드레인 영역을 한 번의 불순물 주입 공정으로 형성하여 추가적 불순물 공정을 생략할 수 있다. 이로 인하여 공정을 단순화할 수 있는 이점이 있다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃을 도시한다. 반도체 소자는 채널 영역(102), 워드 라인 영역(104) 및 비트 라인 영역(106)을 포함한다. 채널 영역(102)은 반도체 기판 상부에 수직하게 형성된다. 한편, 본 발명은 채널 영역(102) 상면을 장방형으로 구현하였으나, 이에 한정되는 것이 아님을 주의해야 한다.
워드 라인 영역(104)은 반도체 기판 상부에서 일 방향으로 연장되며, 비트 라인 영역(104)과 교차한다. 이때, 워드 라인 영역(104)의 단축 방향의 선폭은 채널 영역(102)의 선폭보다 넓어 활성 영역(102)의 외측을 충분히 둘러싸을 수 있도록 한다. 한편, 워드 라인 영역(104)은 인접한 두 개의 워드 라인 영역(104) 사이에서 정의되는 스페이스 영역(미도시)만큼 이웃한 워드 라인 영역(104)과 이격된다.
비트 라인 영역(106)은 워드 라인 영역(104)과 교차하는 타 방향으로 연장된다. 이때, 비트 라인 영역(106)은 인접합 두 개의 비트 라인 영역(106) 사이에서 정의되는 스페이스 영역만큼 이웃한 비트 라인 영역(106)과 이격된다.
도 2a 내지 2m은 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 도 2a(i) 내지 2m(i)은 도 1의 I-I'에 따른 단면도들이며, 도 2a(ii) 내지 2m(ii)은 도 1의 II-II'에 따른 단면도들이다. 반도체 기판(210) 상부에 패드 절연막(212) 및 마스크층(미도시)을 형성한다. 도 1의 활성 영역(102)을 정의하는 마스크로 마스크층을 패터닝하여 마스크 패턴(214)을 형성한다. 이때, 패드 절연막(212)은 산화막, 절연막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 마스크층은 실리콘 질화막으로 형성하는 것이 바람직하다. 마스크 패턴(214)의 상부 면은 원형이나 다각형인 것이 바람직하다.
이후, 마스크 패턴(214)을 식각 마스크로 패드 절연막(212)과 반도체 기 판(210)의 일부를 식각하여 제1 수직형 필러(220)를 형성하여 활성 영역을 정의한다. 이때, 제1 수직형 필러(220)는 소스/드레인 영역으로 사용된다. 한편, 디램(DRAM)의 경우 제1 수직형 필러(220)는 캐패시터와 연결된다.
도 2b를 참조하면, 반도체 기판(210), 제1 수직형 필러(220) 및 마스크 패턴(214) 상부에 제1 절연막(미도시)을 형성한다. 이후, 제1 절연막을 건식 식각하여 제1 수직형 필러(220), 패드 산화막(212) 및 마스크 패턴(214)의 측벽에 스페이서(222)를 형성한다. 이때, 제1 절연막은 산화막, 질화막 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 한편, 스페이서(222)의 두께는 후속 게이트 절연막과 써라운드 게이트 전극의 두께를 고려하여 조절하는 것이 바람직하다.
도 2c를 참조하면, 스페이서(222)와 마스크 패턴(214)을 식각 마스크로 제1 수직형 필러(220) 사이에 노출된 반도체 기판(210)의 일부를 선택 식각하여 제1 수직형 필러(220) 하부로 연장된 제2 수직형 필러(224)를 노출하는 제1 리세스(226) 형성한다. 본 발명의 일 실시 예에 따르면, 제2 수직형 필러(224) 형성하기 위한 선택 식각 공정은 건식 식각 방법으로 수행되는 것이 바람직하다. 이때, 제2 수직형 필러(224)의 깊이는 후속 써라운드 게이트 전극의 크기에 따라 조절되는 것이 바람직하다.
도 2d를 참조하면, 제1 리세스(226)에 노출된 반도체 기판(210)을 선택 식각하여 제2 수직형 필러(224)의 일부를 식각하여 제1 수직형 필러(220)보다 크기가 줄어들며, 채널로 사용되는 제3 수직형 필러(228)를 형성한다. 이때, 제3 수직형 필러(228) 형성에 대한 식각 공정은 등방성 식각 방법으로 수행하는 것이 바람직하다.
도 2e를 참조하면, 도 2d에 개시된 스페이서(222), 마스크 패턴(214) 및 패드 산화막(212)을 제거하여 제1 수직형 필러(220)를 노출한다. 다음으로, 제1 수직헝 필러(220) 상부와 제3 수직형 필러(228) 사이에 반도체 기판(210)에 불순물 이온을 주입하여 소스/드레인 영역(230a, 230b)을 동시에 형성한다. 이후, 제1 수직형 필러(220), 제3 수직형 필러(228) 및 이들 사이의 반도체 기판(210) 상부에 게이트 절연막으로 사용되는 제2 절연막(232)을 형성한다. 이때, 소스/드레인 영역(230a, 230b) 형성을 위한 불순물 이온은 n+형 불순물인 것이 바람직하다. 또한, 제2 절연막(232)은 산화막으로 형성하는 것이 바람직하다.
도 2f를 참조하면, 게이트 절연막(232) 및 제3 수직형 필러(228) 상부에 제1 도전층(미도시)을 형성하여 제3 수직형 필러(228) 사이를 매립한다. 도 1의 활성 영역(102)을 정의하는 마스크로 제1 도전층을 선택 식각하여 제3 수직형 필러(228) 외측에 써라운드 게이트(Surrounding gate, 234)를 형성한다. 다음으로, 반도체 기판(210), 써라운드 게이트(234) 및 제1 수직형 필러(220) 상부에 제3 절연막(236)을 형성한다.
이때, 제1 도전층은 다결정 실리콘층, 금속층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 써라운드 게이트(234) 형성을 위한 선택 식각 공정은 이방성 식각 방법으로 수행하는 것이 바람직하다. 한편, 제3 절연막(236)은 화학 기상 증착(Chemical vapor deposition: CVD) 방법을 이용한 산화막으로 형성하는 것이 바람직하다. 또한, 제3 절연막(236)은 공정 단순화하기 위하여 열 유동성을 갖는 에스오디(Spin-on-dielectric: SOD) 물질, 에스오지(Spin-on-glass: SOG) 물질, 비피에스지(Boro-phospho silicate glass: BPSG) 물질 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다.
도 2g 및 2h를 참조하면, 제3 절연막(236) 및 제1 수직형 필러(220) 상부에 제4 절연막(240) 및 제2 마스크층(242)을 형성한다. 이때, 제4 절연막(240)은 산화막으로 형성하는 것이 바람직하다. 또한, 제2 마스크층(242)은 비정질 탄소막으로 형성하는 것이 바람직하다. 이후, 제2 마스크층(242) 상부에 비트 라인을 분리하기 위한 제1 감광막 패턴(244)을 형성한다. 다음으로, 제1 감광막 패턴(244)을 식각 마스크로 제2 마스크층(242)을 식각하여 제2 마스크 패턴(246)을 형성한다.
그 다음, 제1 감광막 패턴(244)을 제거한 후, 제2 마스크 패턴(246)을 식각 마스크로 제4 절연막(240), 제3 절연막(236) 및 소스/드레인 영역(230a)을 포함한 반도체 기판(210)의 일부를 식각하여 도 1의 비트 라인 영역(106)으로 정의된 비트 라인을 분리하는 제2 리세스(250)를 형성한다. 한편, 제2 마스크층(242)과 감광막 패턴(244) 사이에 반사방지막으로 사용될 실리콘 질산화막(248)을 더 형성하는 것이 바람직하다.
도 2i를 참조하면, 도 2h에 개시된 제2 마스크 패턴(246) 및 제4 절연막(240)을 제거하여 제3 절연막(236)을 노출한다. 이후, 제3 절연막(236)에 열 처리 공정을 수행하여 도 2j의 제2 리세스(250)를 매립한다. 다음으로, 제3 절연 막(236) 및 제1 수직형 필러(220) 상부에 도 1의 워드 라인 영역(104)을 노출하는 제2 감광막 패턴(252)을 형성한다. 그 다음, 제2 감광막 패턴(252)을 식각 마스크로 노출된 제3 절연막(236)의 일부를 식각하여 제3 리세스(254)를 형성한다. 이때, 제2 감광막 패턴(252) 하부에 반사방지막을 더 형성하는 것이 바람직하다.
도 2j를 참조하면, 도 2i에 개시된 제2 감광막 패턴(252)을 제거한 후, 제3 리세스(254)를 매립하는 제2 도전층(미도시)을 형성한다. 이때, 제2 도전층은 배리어 금속층과 금속층의 적층구조를 포함하는 것이 바람직하다. 또한, 제2 도전층은 도핑된 폴리실리콘층, 티타늄(Ti)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층, 티타늄 질화(TiN)막, 탄탈륨 질화(TaN)막, 텅스텐 실리사이드(WSix)층, 코발트 실리사이드(CoSix)층, 니켈 실리사이드(NiSix)층, 티타늄 실리사이드(TiSix)층 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나인 것이 바람직하다. 이후, 제2 도전층에 대한 선택 식각 공정을 수행하여 써라운드 게이트(234)를 연결하는 워드 라인(256)을 형성한다. 워드 라인(256) 형성을 위한 선택 식각 공정은 에치-백(Etch-back) 방법으로 수행하는 것이 바람직하다.
도 2k 내지 2m를 참조하면, 워드 라인(256) 및 제1 수직형 필러(220) 상부에 제5 절연막(258)을 형성한다. 다음으로, 제1 수직형 필러(220) 상부의 소스/드레인 영역(230b)을 노출할 때까지 제5 절연막(258)을 평탄화 식각한다. 이후, 소스/드레인 영역(230b)을 씨드층으로 저장 전극 콘택(260)을 형성한다. 이때, 저장 전극 콘택(260) 형성 방법은 선택적 에피 성장 방법으로 수행하는 것이 바람직하다.
그 다음, 제5 절연막(258), 제3 절연막(236) 및 저장 전극 콘택(260) 상부에 제6 절연막(262)을 형성한다. 이때, 제5 절연막(258) 및 제6 절연막(262)은 산화막으로 형성하는 것이 바람직하다. 이후, 저장 전극 콘택(260)을 노출할 때까지 제6 절연막(262)을 평탄화 식각한다. 제5 절연막(258) 및 제6 절연막(262)에 대한 평탄화 식각 공정은 화학적 기계적 연마(CMP) 방법 또는 에치-백(Etch-back) 방법으로 수행하는 것이 바람직하다. 이후 공정은 저장 전극 형성 공정 및 금속 배선 형성 공정 등을 수행하여 트랜지스터를 완성한다.
아울러 상기와 같은 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이아웃.
도 2a 내지 2m는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
102: 활성 영역 104: 워드 라인 영역
106: 비트 라인 영역 210: 반도체 기판
212: 패드 절연막 214: 마스크 패턴
220: 제1 수직형 필러 222: 스페이서
224: 제2 수직형 필러 226: 제1 리세스
228: 제3 수직형 필러 230a, 230b: 소스/드레인 영역
232: 제2 절연막 234: 써라운드 게이트
236: 제3 절연막 240: 제4 절연막
242: 제2 마스크층 244: 제1 감광막 패턴
246: 제2 마스크 패턴 248: 실리콘 질산화막
250: 제2 리세스 252: 제2 감광막 패턴
254: 제3 리세스 256: 워드 라인
258: 제5 절연막 260: 저장 전극 콘택
262: 제6 절연막
Claims (13)
- 반도체 기판 상부에 활성 영역을 정의하는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 상기 반도체 기판의 일부를 식각하여 제1 필러(Pillar)를 형성하는 단계;상기 마스크 패턴 및 상기 제1 필러의 측벽에 스페이서를 형성하는 단계;상기 스페이서와 상기 마스크 패턴을 식각 마스크로 상기 제1 필러 사이에 노출된 상기 반도체 기판의 일부를 식각하여 상기 제1 필러가 연장된 제2 필러를 형성하는 단계;상기 제2 필러의 일부를 선택 식각하여 제3 필러를 형성하는 단계;상기 스페이서와 상기 마스크 패턴을 제거하는 단계;상기 제1 필러 상부와 상기 제3 필러 사이의 상기 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계;상기 제3 필러의 외측에 써라운드 게이트를 형성하는 단계;상기 반도체 기판 상부에 제1 절연막을 형성하여 상기 써라운드 게이트와 상기 제1 필러를 매립하는 단계;상기 제1 절연막과 상기 써라운드 게이트 사이의 상기 반도체 기판의 일부를 식각하여 비트 라인 분리용 리세스를 형성하는 단계;상기 제1 절연막을 플로우시켜 상기 리세스를 매립하는 단계;워드 라인을 정의하는 마스크로 상기 제1 절연막의 일부를 식각하는 단계;상기 써라운드 게이트를 연결하는 워드 라인을 형성하는 단계;상기 워드 라인 상부에 제2 절연막을 형성하는 단계;상기 제1 필러의 상부가 노출할 때까지 상기 제2 절연막을 평탄화 식각하는 단계;상기 노출된 제1 필러를 씨드층으로 선택적 에피층을 성장시켜 저장 전극 콘택을 형성하는 단계; 및상기 제2 절연막, 상기 저장 전극 콘택 상부에 제3 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제1항에 있어서,상기 마스크 패턴의 상부 면은 원형이나 다각형인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제2 필러 형성을 위한 식각 공정은 이방성 식각 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제3 필러 형성을 위한 식각 공정은 등방성 식각 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 마스크 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제1 절연막은 열 유동성을 갖는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 산화막은 에스오디(Spin-on-dielectric: SOD) 물질, 에스오지(Spin-on-glass: SOG) 물질, 비피에스지(Boro-phospho silicate glass: BPSG) 물질 및 이들의 조합으로 이루어진 일군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 워드 라인 형성 단계는상기 제1 절연막, 상기 써라운드 게이트 및 상기 제1 필러 상부에 도전층을 형성하는 단계; 및상기 도전층을 선택 식각하여 상기 써라운드 게이트를 연결하는 상기 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 도전층에 대한 선택 식각 공정은 에치-백 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,상기 도전층은 배리어 금속층과 금속층의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 기재된 상기 반도체 소자의 제조 방법으로 제조된 반도체 소자.
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