TWI415247B - 具有垂直通道電晶體的動態隨機存取記憶胞及陣列 - Google Patents

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Description

具有垂直通道電晶體的動態隨機存取記憶胞及陣列
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種具有垂直通道電晶體的動態隨機存取記憶胞及陣列。
隨著現今電腦微處理器的功能愈來愈強，軟體所進行的程式與運算也愈來愈龐大。因此，記憶體的製作技術已成為半導體產業重要的技術之一。動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)屬於一種揮發性記憶體，其是由多個記憶胞構成。每一個記憶胞主要是由一個電晶體與一個電容器所構成，且每一個記憶胞藉由字元線(Word Line，WL)與位元線(Bit Line，BL)彼此電性連接。
隨著科技的日新月益，在元件尺寸縮減的要求下，動態隨機存取記憶體之電晶體的通道區長度亦會有隨之逐漸縮短之趨勢，以使元件之操作速度加快。但是，如此會造成電晶體具有嚴重的短通道效應(short channel effect)，以及導通電流(on current)下降等問題。
因此，習知的一種解決方法是將水平方向的電晶體改為垂直方向的電晶體的結構。此種動態隨機存取記憶體的結構是將垂直式電晶體製作於溝渠中，並形成埋入式位元線與埋入式字元線。
一種埋入式位元線的設置方式是直接在半導體基底中形成摻雜區，然而由摻雜區構成的埋入式位元線的阻值較高，無法提升元件效能。若為了降低埋入式位元線的阻值，而增加摻雜濃度及深度，則會增加製程的困難度。
另一種埋入式位元線的設置方式是形成金屬埋入位元線，然而由金屬構成之埋入式位元線的製程複雜。而且，在操作此動態隨機存取記憶體時，在相鄰兩埋入式位元線之間產生嚴重的耦合雜訊(coupling noise)，進而影響元件效能。
有鑑於此，本發明提供一種具有垂直通道電晶體的動態隨機存取記憶胞及陣列，可以避免相鄰位元線之間產生耦合雜訊並提高元件效能。
本發明提出一種具有垂直通道電晶體的動態隨機存取記憶胞，包括半導體柱、汲極層、輔助閘極、控制閘極、源極層、電容器。半導體柱設置於半導體基底中，此半導體柱構成垂直通道電晶體的主動區。汲極層設置於半導體柱底部。輔助閘極隔著第一閘介電層而設置於汲極層附近。控制閘極隔著第二閘介電層而設置於半導體柱附近。源極層設置於半導體柱頂部。電容器電性連接源極層。
在一實施例中，上述輔助閘極設置於汲極層的相對的兩側壁上。
在一實施例中，上述控制閘極設置於半導體柱的相對的兩側壁上。
在一實施例中，上述汲極層包括摻雜區。
本發明提出一種具有垂直通道電晶體的動態隨機存取記憶胞陣列，包括多個記憶胞、多條埋入式位元線、多條輔助閘極線、多條埋入式字元線。多個記憶胞設置於半導體基底中，排列成一行和列的陣列。各記憶胞包括半導體柱、汲極層、輔助閘極、控制閘極、源極層、電容器。半導體柱設置於半導體基底中，此半導體柱構成垂直通道電晶體的主動區。汲極層設置於半導體柱底部。輔助閘極隔著第一閘介電層而設置於汲極層附近。控制閘極隔著第二閘介電層而設置於半導體柱附近。源極層設置於半導體柱頂部。電容器電性連接源極層。
多條埋入式位元線平行設置於半導體柱下方，在一行方向延伸，並電性連接同一行之汲極層。多條輔助閘極線，設置於埋入式位元線附近，並電性連接同一行之輔助閘極。多條埋入式字元線，平行設置於埋入式位元線上方，在一列方向延伸，並電性連接同一列之控制閘極。
在一實施例中，上述各埋入式位元線設置於相鄰兩輔助閘極線之間。
在一實施例中，上述埋入式字元線分別設置於各半導體柱的相對的兩側壁上。
在一實施例中，上述各埋入式位元線包括一摻雜區。
在一實施例中，上述輔助閘極線電性連接在一起。
本發明之具有垂直通道電晶體的動態隨機存取記憶胞及陣列，由於設置輔助閘極(輔助閘極線)，藉由於輔助閘極(輔助閘極線)施加電壓，可以控制埋入式位元線的電阻值，使埋入式位元線的電阻值降低，而提升元件操作效率。而且，埋入式位元線的高度可以由輔助閘極(輔助閘極線)的高度來控制。
此外，本發明之具有垂直通道電晶體的動態隨機存取記憶胞及陣列，由於在埋入式位元線之間設置有輔助閘極(輔助閘極線)，因此可以隔絕相鄰埋入式位元線之間產生耦合雜訊，而可以縮小元件尺寸。
另外，本發明之具有垂直通道電晶體的動態隨機存取記憶胞及陣列的製造方法簡單。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
圖1為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶胞的剖面圖。
請參照圖1，本發明之具有垂直通道電晶體的動態隨機存取記憶胞102包括半導體柱104、汲極層106a、輔助閘極108a、控制閘極112a、電容器118、源極層120。
半導體柱104設置於半導體基底100中，半導體柱104構成垂直通道電晶體的主動區。半導體基底100例如是矽基底。半導體柱104例如是矽柱。
汲極層106a設置於半導體柱104底部。汲極層106a例如是由摻雜區構成。對應垂直通道電晶體的形式，汲極層106a可為N型摻雜區或P型摻雜區。P型摻雜區摻雜有週期表第三族元素，例如硼(B)、鎵(Ga)、銦(In)等等。N型摻雜區摻雜有週期表第五族元素，例如磷(P)、砷(As)、銻(Sb)等等。
輔助閘極108a隔著閘介電層110而設置於汲極層106a附近。輔助閘極108a設置於汲極層106a的相對的兩側壁上。輔助閘極108a之材質包括N型摻雜矽、P型摻雜矽或金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。閘介電層110的材質例如是氧化矽、氮化矽等。
控制閘極112a隔著閘介電層114而設置於半導體柱104附近。控制閘極112a設置於半導體柱104的相對的兩側壁上。控制閘極112a之材質包括N型摻雜矽、P型摻雜矽或金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。閘介電層114的材質例如是氧化矽、氮化矽等。
源極層120設置於半導體柱104頂部。源極層120例如是由摻雜區構成。對應垂直通道電晶體的形式，源極層120可為N型摻雜區或P型摻雜區。P型摻雜區摻雜有週期表第三族元素，例如硼(B)、鎵(Ga)、銦(In)等等。N型摻雜區摻雜有週期表第五族元素，例如磷(P)、砷(As)、銻(Sb)等等。
電容器118電性連接源極層120。
接著說明本發明之具有垂直通道電晶體的動態隨機存取記憶胞陣列。
圖2A為繪示本發明一實施例之具有垂直通道電晶體的動態隨機存取記憶胞陣列的部分透視圖。為使圖式簡化，只繪示出半導體柱、埋入式位元線、輔助閘極線、埋入式字元線、電容器等主要構件。
圖2B所繪示為圖2A中沿埋入式字元線方向的剖面圖。圖2C所繪示為圖2A中沿埋入式位元線方向的剖面圖。
在圖2A至圖2C中，構件與圖1相同者，給予相同的標號，並省略其說明。
請參照圖2A至圖2C，本發明的具有垂直通道電晶體的動態隨機存取記憶體陣列是設置在半導體基底100中。半導體基底100例如是矽基底。
動態隨機存取記憶體陣列包括多個記憶胞102、多條埋入式位元線106、多條輔助閘極線108、多個埋入式字元線112。
多個記憶胞102設置於半導體基底100中，排列成一行和列的陣列，各記憶胞102的半導體柱104構成垂直通道電晶體的主動區。
多條埋入式位元線106，平行設置於半導體基底100中，且位於半導體柱104下方，在行方向(Y方向)延伸。埋入式位元線106例如是由摻雜區構成，並連接同一行之記憶胞102的汲極層106a。埋入式位元線106可為N型摻雜區或P型摻雜區。
多條輔助閘極線108隔著閘介電層110而設置於埋入式位元線附近。各埋入式位元線106設置於相鄰兩輔助閘極線108之間。多條輔助閘極線108在行方向(Y方向)延伸，並連接同一行之記憶胞102的輔助閘極108a。多條輔助閘極線108之材質包括N型摻雜矽、P型摻雜矽或金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。在本實施例中，輔助閘極線108電性連接在一起。在另一實施例中，多條輔助閘極線108分別設置於各埋入式位元線106的相對的兩側壁上。
多個埋入式字元線112，平行設置於埋入式位元線106上方，在列方向(X方向)延伸，並連接同一列之記憶胞102的控制閘極112a。各埋入式字元線112分別設置於同一列之半導體柱104的相對的兩側壁上。埋入式字元線112之材質包括N型摻雜矽、P型摻雜矽或金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。在另一實施例中，埋入式字元線112具有阻障層(未繪示)，阻障層的材質例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。
多個電容器118分別藉由源極層而電性連接各導電柱104。電容器118包括下電極118a、電容介電層118b及上電極118c。下電極118a及上電極118c的材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽銅鋁合金等。電容介電層118b例如是使用高介電常數之介電材料層，以提高電容器之電容值。高介電常數之介電材料層的材質例如是氧化矽/氮化矽/氧化矽(ONO)、氮化矽/氧化矽(NO)、氧化鉭(Ta2 O5 )、氧化鋯(ZrO2 )、氧化鉿(HfO2 )、鈦酸鋇鍶(barium strontium titanate，BST)或其他高介電常數之介電材料。
本發明之具有垂直通道電晶體的動態隨機存取記憶胞及陣列，由於設置輔助閘極(輔助閘極線)，藉由於輔助閘極(輔助閘極線)施加電壓，可以控制埋入式位元線的電阻值，使埋入式位元線的電阻值降低，而提升元件操作效率。而且，埋入式位元線的高度可以由輔助閘極(輔助閘極線)的高度來控制。
此外，本發明之具有垂直通道電晶體的動態隨機存取記憶胞及陣列，由於在埋入式位元線之間設置有輔助閘極(輔助閘極線)，因此可以隔絕相鄰埋入式位元線之間產生耦合雜訊，而可以縮小元件尺寸。
另外，本發明之具有垂直通道電晶體的動態隨機存取記憶胞及陣列的製造方法簡單。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體基底
102．．．記憶胞
104．．．半導體柱
106．．．埋入式位元線
106a．．．汲極層
108．．．輔助閘極線
108a．．．輔助閘極
110、114．．．閘介電層
112．．．埋入式字元線
112a．．．控制閘極
118．．．電容器
118a．．．下電極
118b．．．電容介電層
118c．．．上電極
圖1為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶胞的剖面圖。
圖2A為繪示本發明一實施例之具有垂直通道電晶體的動態隨機存取記憶胞陣列的部分透視圖。
圖2B所繪示為圖2A中沿埋入式字元線方向的剖面圖。
圖2C所繪示為圖2A中沿埋入式位元線方向的剖面圖。
100．．．半導體基底
102．．．記憶胞
104．．．半導體柱
106．．．埋入式位元線
108．．．輔助閘極線
112．．．埋入式字元線
118．．．電容器

Claims (9)

  1. 一種具有垂直通道電晶體的動態隨機存取記憶胞，包括：一半導體柱，設置於一半導體基底中，該半導體柱構成一垂直通道電晶體的主動區；一汲極層，設置於該半導體柱底部；一輔助閘極，隔著一第一閘介電層而設置於該汲極層附近，該輔助閘極在一第一方向延伸；一控制閘極，隔著一第二閘介電層而設置於該半導體柱附近，該控制閘極在一第二方向延伸，該第二方向不同於該第一方向；一源極層，設置於該半導體柱頂部；以及一電容器，電性連接該源極層。
  2. 如申請專利範圍第1項所述之具有垂直通道電晶體的動態隨機存取記憶胞，其中該輔助閘極設置於該汲極層的相對的兩側壁上。
  3. 如申請專利範圍第1項所述之具有垂直通道電晶體的動態隨機存取記憶胞，其中該控制閘極設置於該半導體柱的相對的兩側壁上。
  4. 如申請專利範圍第1項所述之具有垂直通道電晶體的動態隨機存取記憶胞，其中該汲極層包括一摻雜區。
  5. 一種具有垂直通道電晶體的動態隨機存取記憶胞陣列，包括：多個記憶胞，設置於一半導體基底中，排列成一行和列的陣列，各該些記憶胞包括： 一半導體柱，該半導體柱構成一垂直通道電晶體的主動區；一汲極層，設置於該半導體柱底部；一輔助閘極，隔著一第一閘介電層而設置於該汲極層附近；一控制閘極，隔著一第二閘介電層而設置於該半導體柱附近；一源極層，設置於該半導體柱頂部；以及一電容器，電性連接該源極層；多條埋入式位元線，平行設置於該些半導體柱下方，在一行方向延伸，並電性連接同一行之該些汲極層；多條輔助閘極線，設置於該些埋入式位元線附近，並電性連接同一行之該些輔助閘極；以及多條埋入式字元線，平行設置於該些埋入式位元線上方，在一列方向延伸，並電性連接同一列之該些控制閘極。
  6. 如申請專利範圍第5項所述之具有垂直通道電晶體的動態隨機存取記憶胞陣列，其中各該些埋入式位元線設置於相鄰兩該些輔助閘極線之間。
  7. 如申請專利範圍第5項所述之具有垂直通道電晶體的動態隨機存取記憶胞陣列，其中該些埋入式字元線分別設置於各該些半導體柱的相對的兩側壁上。
  8. 如申請專利範圍第5項所述之具有垂直通道電晶體的動態隨機存取記憶胞陣列，其中各該些埋入式位元線包括一摻雜區。
  9. 如申請專利範圍第1項所述之具有垂直通道電晶體的動態隨機存取記憶胞陣列，其中該些輔助閘極線電性連接在一起。
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