CN102544013A - 具有垂直沟道晶体管的动态随机存取存储单元及阵列 - Google Patents
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Abstract
本发明公开一种具有垂直沟道晶体管的动态随机存取存储单元及阵列。该具有垂直沟道晶体管的动态随机存取存储单元包括半导体柱、漏极层、辅助栅极、控制栅极、源极层、电容器。半导体柱构成垂直沟道晶体管的有源区。漏极层设置于半导体柱底部。辅助栅极隔着第一栅介电层而设置于漏极层附近。控制栅极隔着第二栅介电层而设置于有源区附近。源极层设置于半导体柱顶部。电容器电性连接源极层。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种具有垂直沟道晶体管的动态随机存取存储单元及阵列。
背景技术
随着现今电脑微处理器的功能愈来愈强，软件所进行的程序与运算也愈来愈庞大。因此，存储器的制作技术已成为半导体产业重要的技术之一。动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种易失性存储器，其是由多个存储单元构成。每一个存储单元主要是由一个晶体管与一个电容器所构成，且每一个存储单元通过字线(Word Line，WL)与位线(Bit Line，BL)彼此电性连接。
随着科技的日新月益，在元件尺寸缩减的要求下，动态随机存取存储器的晶体管的沟道区长度亦会有随之逐渐缩短的趋势，以使元件的操作速度加快。但是，如此会造成晶体管具有严重的短沟道效应(short channel effect)，以及导通电流(on current)下降等问题。
因此，已知的一种解决方法是将水平方向的晶体管改为垂直方向的晶体管的结构。此种动态随机存取存储器的结构是将垂直式晶体管制作于沟槽中，并形成埋入式位线与埋入式字线。
一种埋入式位线的设置方式是直接在半导体基底中形成掺杂区，然而由掺杂区构成的埋入式位线的阻值较高，无法提升元件效能。若为了降低埋入式位线的阻值，而增加掺杂浓度及深度，则会增加工艺的困难度。
另一种埋入式位线的设置方式是形成金属埋入位线，然而由金属构成的埋入式位线的工艺复杂。而且，在操作此动态随机存取存储器时，在相邻两埋入式位线之间产生严重的耦合噪声(coupling noise)，进而影响元件效能。
发明内容
有鉴于此，本发明提供一种具有垂直沟道晶体管的动态随机存取存储单元及阵列，可以避免相邻位线之间产生耦合噪声并提高元件效能。
本发明提出一种具有垂直沟道晶体管的动态随机存取存储单元，其包括半导体柱、漏极层、辅助栅极、控制栅极、源极层、电容器。半导体柱设置于半导体基底中，此半导体柱构成垂直沟道晶体管的有源区。漏极层设置于半导体柱底部。辅助栅极隔着第一栅介电层而设置于漏极层附近。控制栅极隔着第二栅介电层而设置于半导体柱附近。源极层设置于半导体柱顶部。电容器电性连接源极层。
在实施例中，上述辅助栅极设置于漏极层的相对的两侧壁上。
在实施例中，上述控制栅极设置于半导体柱的相对的两侧壁上。
在实施例中，上述漏极层包括掺杂区。
本发明提出一种具有垂直沟道晶体管的动态随机存取存储单元阵列，包括多个存储单元、多条埋入式位线、多条辅助栅极线、多条埋入式字线。多个存储单元设置于半导体基底中，排列成行和列的阵列。各存储单元包括半导体柱、漏极层、辅助栅极、控制栅极、源极层、电容器。半导体柱设置于半导体基底中，此半导体柱构成垂直沟道晶体管的有源区。漏极层设置于半导体柱底部。辅助栅极隔着第一栅介电层而设置于漏极层附近。控制栅极隔着第二栅介电层而设置于半导体柱附近。源极层设置于半导体柱顶部。电容器电性连接源极层。
多条埋入式位线平行设置于半导体柱下方，在行方向延伸，并电性连接同一行的漏极层。多条辅助栅极线，设置于埋入式位线附近，并电性连接同一行的辅助栅极。多条埋入式字线，平行设置于埋入式位线上方，在列方向延伸，并电性连接同一列的控制栅极。
在实施例中，上述各埋入式位线设置于相邻两辅助栅极线之间。
在实施例中，上述埋入式字线分别设置于各半导体柱的相对的两侧壁上。
在实施例中，上述各埋入式位线包括掺杂区。
在实施例中，上述辅助栅极线电性连接在一起。
本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列，由于设置辅助栅极(辅助栅极线)，通过于辅助栅极(辅助栅极线)施加电压，可以控制埋入式位线的电阻值，使埋入式位线的电阻值降低，而提升元件操作效率。而且，埋入式位线的高度可以由辅助栅极(辅助栅极线)的高度来控制。
此外，本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列，由于在埋入式位线之间设置有辅助栅极(辅助栅极线)，因此可以隔绝相邻埋入式位线之间产生耦合噪声，而可以缩小元件尺寸。
另外，本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列的制造方法简单。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1为绘示本发明实施例的具有垂直沟道晶体管阵列的动态随机存取存储单元的剖面图。
图2A为绘示本发明实施例的具有垂直沟道晶体管的动态随机存取存储单元阵列的部分透视图。
图2B所绘示为图2A中沿埋入式字线方向的剖面图。
图2C所绘示为图2A中沿埋入式位线方向的剖面图。
附图标记说明
100：半导体基底
102：存储单元
104：半导体柱
106：埋入式位线
106a：漏极层
108：辅助栅极线
108a：辅助栅极
110、114：栅介电层
112：埋入式字线
112a：控制栅极
118：电容器
118a：下电极
118b：电容介电层
118c：上电极
具体实施方式
图1为绘示本发明实施例的具有垂直沟道晶体管阵列的动态随机存取存储单元的剖面图。
请参照图1，本发明的具有垂直沟道晶体管的动态随机存取存储单元102包括半导体柱104、漏极层106a、辅助栅极108a、控制栅极112a、电容器118、源极层120。
半导体柱104设置于半导体基底100中，半导体柱104构成垂直沟道晶体管的有源区。半导体基底100例如是硅基底。半导体柱104例如是硅柱。
漏极层106a设置于半导体柱104底部。漏极层106a例如是由掺杂区构成。对应垂直沟道晶体管的形式，漏极层106a可为N型掺杂区或P型掺杂区。P型掺杂区掺杂有周期表第三族元素，例如硼(B)、镓(Ga)、铟(In)等等。N型掺杂区掺杂有周期表第五族元素，例如磷(P)、砷(As)、锑(Sb)等等。
辅助栅极108a隔着栅介电层110而设置于漏极层106a附近。辅助栅极108a设置于漏极层106a的相对的两侧壁上。辅助栅极108a的材料包括N型掺杂硅、P型掺杂硅或金属材料，例如钨、铜、铝、铜铝合金、硅铜铝合金等。栅介电层110的材料例如是氧化硅、氮化硅等。
控制栅极112a隔着栅介电层114而设置于半导体柱104附近。控制栅极112a设置于半导体柱104的相对的两侧壁上。控制栅极112a的材料包括N型掺杂硅、P型掺杂硅或金属材料，例如钨、铜、铝、铜铝合金、硅铜铝合金等。栅介电层114的材料例如是氧化硅、氮化硅等。
源极层120设置于半导体柱104顶部。源极层120例如是由掺杂区构成。对应垂直沟道晶体管的形式，源极层120可为N型掺杂区或P型掺杂区。P型掺杂区掺杂有周期表第三族元素，例如硼(B)、镓(Ga)、铟(In)等等。N型掺杂区掺杂有周期表第五族元素，例如磷(P)、砷(As)、锑(Sb)等等。
电容器118电性连接源极层120。
接着说明本发明的具有垂直沟道晶体管的动态随机存取存储单元阵列。
图2A为绘示本发明实施例的具有垂直沟道晶体管的动态随机存取存储单元阵列的部分透视图。为使附图简化，只绘示出半导体柱、埋入式位线、辅助栅极线、埋入式字线、电容器等主要构件。
图2B所绘示为图2A中沿埋入式字线方向的剖面图。图2C所绘示为图2A中沿埋入式位线方向的剖面图。
在图2A至图2C中，构件与图1相同者，给予相同的标号，并省略其说明。
请参照图2A至图2C，本发明的具有垂直沟道晶体管的动态随机存取存储器阵列是设置在半导体基底100中。半导体基底100例如是硅基底。
动态随机存取存储器阵列包括多个存储单元102、多条埋入式位线106、多条辅助栅极线108、多条埋入式字线112。
多个存储单元102设置于半导体基底100中，排列成行和列的阵列，各存储单元102的半导体柱104构成垂直沟道晶体管的有源区。
多条埋入式位线106，平行设置于半导体基底100中，且位于半导体柱104下方，在行方向(Y方向)延伸。埋入式位线106例如是由掺杂区构成，并连接同一行的存储单元102的漏极层106a。埋入式位线106可为N型掺杂区或P型掺杂区。
多条辅助栅极线108隔着栅介电层110而设置于埋入式位线附近。各埋入式位线106设置于相邻两辅助栅极线108之间。多条辅助栅极线108在行方向(Y方向)延伸，并连接同一行的存储单元102的辅助栅极108a。多条辅助栅极线108的材料包括N型掺杂硅、P型掺杂硅或金属材料，例如钨、铜、铝、铜铝合金、硅铜铝合金等。在本实施例中，辅助栅极线108电性连接在一起。在另一实施例中，多条辅助栅极线108分别设置于各埋入式位线106的相对的两侧壁上。
多条埋入式字线112平行设置于埋入式位线106上方，在列方向(X方向)延伸，并连接同一列的存储单元102的控制栅极112a。各埋入式字线112分别设置于同一列的半导体柱104的相对的两侧壁上。埋入式字线112的材料包括N型掺杂硅、P型掺杂硅或金属材料，例如钨、铜、铝、铜铝合金、硅铜铝合金等。在另一实施例中，埋入式字线112具有阻障层(未绘示)，阻障层的材料例如是氮化钛(TiN)、钛(Ti)/氮化钛(TiN)、钴(Co)/氮化钛(TiN)等。
多个电容器118分别通过源极层而电性连接各导电柱104。电容器118包括下电极118a、电容介电层118b及上电极118c。下电极118a及上电极118c的材料包括金属材料，例如钨、铜、铝、铜铝合金、硅铜铝合金等。电容介电层118b例如是使用高介电常数的介电材料层，以提高电容器的电容值。高介电常数的介电材料层的材料例如是氧化硅/氮化硅/氧化硅(ONO)、氮化硅/氧化硅(NO)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化铪(HfO2)、钛酸钡锶(barium strontium titanate，BST)或其他高介电常数的介电材料。
本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列，由于设置辅助栅极(辅助栅极线)，通过于辅助栅极(辅助栅极线)施加电压，可以控制埋入式位线的电阻值，使埋入式位线的电阻值降低，而提升元件操作效率。而且，埋入式位线的高度可以由辅助栅极(辅助栅极线)的高度来控制。
此外，本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列，由于在埋入式位线之间设置有辅助栅极(辅助栅极线)，因此可以隔绝相邻埋入式位线之间产生耦合噪声，而可以缩小元件尺寸。
另外，本发明的具有垂直沟道晶体管的动态随机存取存储单元及阵列的制造方法简单。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。
Claims (9)
1.一种具有垂直沟道晶体管的动态随机存取存储单元，包括：
半导体柱，设置于半导体基底中，该半导体柱构成垂直沟道晶体管的有源区；
漏极层，设置于该半导体柱底部；
辅助栅极，隔着第一栅介电层而设置于该漏极层附近；
控制栅极，隔着第二栅介电层而设置于该半导体柱附近；
源极层，设置于该半导体柱顶部；以及
电容器，电性连接该源极层。
2.如权利要求1所述的具有垂直沟道晶体管的动态随机存取存储单元，其中该辅助栅极设置于该漏极层的相对的两侧壁上。
3.如权利要求1所述的具有垂直沟道晶体管的动态随机存取存储单元，其中该控制栅极设置于该半导体柱的相对的两侧壁上。
4.如权利要求1所述的具有垂直沟道晶体管的动态随机存取存储单元，其中该漏极层包括掺杂区。
5.一种具有垂直沟道晶体管的动态随机存取存储单元阵列，包括：
多个存储单元，设置于半导体基底中，排列成行和列的阵列，该多个存储单元每个包括：
半导体柱，该半导体柱构成垂直沟道晶体管的有源区；
漏极层，设置于该半导体柱底部；
辅助栅极，隔着第一栅介电层而设置于该漏极层附近；
控制栅极，隔着第二栅介电层而设置于该半导体柱附近；
源极层，设置于该半导体柱顶部；以及
电容器，电性连接该源极层；
多条埋入式位线，平行设置于该多个半导体柱下方，在行方向延伸，并电性连接同一行的该多个漏极层；
多条辅助栅极线，设置于该多条埋入式位线附近，并电性连接同一行的该多个辅助栅极；以及
多条埋入式字线，平行设置于该多条埋入式位线上方，在列方向延伸，并电性连接同一列的该多个控制栅极。
6.如权利要求5所述的具有垂直沟道晶体管的动态随机存取存储单元阵列，其中各埋入式位线设置于相邻两辅助栅极线之间。
7.如权利要求5所述的具有垂直沟道晶体管的动态随机存取存储单元阵列，其中该多条埋入式字线分别设置于各半导体柱的相对的两侧壁上。
8.如权利要求5所述的具有垂直沟道晶体管的动态随机存取存储单元阵列，其中各埋入式位线包括掺杂区。
9.如权利要求1所述的具有垂直沟道晶体管的动态随机存取存储单元阵列，其中该多条辅助栅极线电性连接在一起。
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190628 Address after: Hsinchu Science Park, Taiwan, China Patentee after: Lijing Jicheng Electronic Manufacturing Co., Ltd. Address before: Hsinchu Science Park, Taiwan, China Patentee before: Powerflash Technology Corporation |